
/* NVidia Corporation */ 
/* basis: crush11 manuals 
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#ifndef _CR_REF_H_
#define _CR_REF_H_

#include "nv_ref.h"

#define CR_DRF_DEF(d,r,f,c)  ((CR ## d ## r ## f ## c)<<DRF_SHIFT(CR ## d ## r ## f))
#define CR_DRF_NUM(d,r,f,n)  (((n)&DRF_MASK(CR ## d ## r ## f))<<DRF_SHIFT(CR ## d ## r ## f))
#define CR_DRF_VAL(d,r,f,v)  (((v)>>DRF_SHIFT(CR ## d ## r ## f))&DRF_MASK(CR ## d ## r ## f))

/* dev_cr.ref */
#define CR_IO_CONFIG_ADDR                                0x00000CF8 /* RW-4R */
#define CR_IO_CONFIG_ADDR_CFGE                                31:31 /* RWIVF */
#define CR_IO_CONFIG_ADDR_CFGE_DISABLE                   0x00000000 /* RWI-V */
#define CR_IO_CONFIG_ADDR_CFGE_ENABLE                    0x00000001 /* RW--V */
#define CR_IO_CONFIG_ADDR_BUS                                 23:16 /* RWXVF */
#define CR_IO_CONFIG_ADDR_DEVICE                              15:11 /* RWXVF */
#define CR_IO_CONFIG_ADDR_FUNCTION                             10:8 /* RWXVF */
#define CR_IO_CONFIG_ADDR_REGISTER                              7:2 /* RWXVF */
#define CR_IO_CONFIG_DATA                                0x00000CFC /* RW-4R */
#define CR_IO_CONFIG_DATA_VALUE                                31:0 /* RWXVF */
#define CR_IO_CONFIG_DATA16(i)                       0x00000CFC+2*i /* RW-4R */
#define CR_IO_CONFIG_DATA16_VALUE                              15:0 /* RWXVF */
#define CR_IO_CONFIG_DATA8(i)                          0x00000CFC+i /* RW-4R */
#define CR_IO_CONFIG_DATA8_VALUE                                7:0 /* RWXVF */
/* dev_cr_mem.ref */
#define CR_CMC                                0x800001FC:0x80000100 /* RW--D */
#define CR_CMC_DEBUG_0                                   0x80000140 /* RW-4R */
#define CR_CMC_DEBUG_0_MRS                                      4:4 /* RWIVF */
#define CR_CMC_DEBUG_0_MRS_256                           0x00000000 /* RWI-V */
#define CR_CMC_DEBUG_0_MRS__PROD                         0x00000000 /* RW--V */
#define CR_CMC_DEBUG_0_MRS_2                             0x00000001 /* RW--V */
#define CR_CMC_DEBUG_0_CPU_REQUEST_LOCK                         8:8 /* RWIVF */
#define CR_CMC_DEBUG_0_CPU_REQUEST_LOCK__PROD_C          0x00000000 /* RW--V */
#define CR_CMC_DEBUG_0_CPU_REQUEST_LOCK_DISABLED         0x00000000 /* RWI-V */
#define CR_CMC_DEBUG_0_CPU_REQUEST_LOCK_ENABLED          0x00000001 /* RW--V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2NV                    16:16 /* RWIVF */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2NV_DISABLED      0x00000000 /* RWI-V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2NV__PROD         0x00000000 /* RW--V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2NV_ENABLED       0x00000001 /* RW--V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2CPU                   17:17 /* RWIVF */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2CPU_DISABLED     0x00000000 /* RWI-V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2CPU__PROD_C      0x00000000 /* RW--V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2CPU_ENABLED      0x00000001 /* RW--V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2AGP                   18:18 /* RWIVF */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2AGP_DISABLED     0x00000000 /* RWI-V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2AGP__PROD        0x00000000 /* RW--V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2AGP_ENABLED      0x00000001 /* RW--V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2LDT                   19:19 /* RWIVF */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2LDT__PROD        0x00000000 /* RW--V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2LDT_DISABLED     0x00000000 /* RWI-V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_RR_M2LDT_ENABLED      0x00000001 /* RW--V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_FA                         24:24 /* RWIVF */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_FA_DISABLED           0x00000000 /* RWI-V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_FA__PROD              0x00000000 /* RW--V */
#define CR_CMC_DEBUG_0_XTRA_SETTLE_FA_ENABLED            0x00000001 /* RW--V */
#define CR_CMC_DEBUG_0_BURST_INTERRUPT                        27:27 /* RWIVF */
#define CR_CMC_DEBUG_0_BURST_INTERRUPT_ENABLED           0x00000000 /* RWI-V */
#define CR_CMC_DEBUG_0_BURST_INTERRUPT__PROD             0x00000000 /* RW--V */
#define CR_CMC_DEBUG_0_BURST_INTERRUPT_DISABLED          0x00000001 /* RW--V */
#define CR_CMC_DEBUG_0_DRAMC                                  30:28 /* RWIVF */
#define CR_CMC_DEBUG_0_DRAMC_0                           0x00000000 /* RWI-V */
#define CR_CMC_DEBUG_0_DRAMC__PROD                       0x00000000 /* RW--V */
#define CR_CMC_PADCFG_0                                  0x80000144 /* RW-4R */
#define CR_CMC_PADCFG_0_DAT_SLWR_A                              3:0 /* RWIVF */
#define CR_CMC_PADCFG_0_DAT_SLWR_A_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_0_DAT_SLWF_A                              7:4 /* RWIVF */
#define CR_CMC_PADCFG_0_DAT_SLWF_A_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_0_DAT_DRVR_A                             11:8 /* RWIVF */
#define CR_CMC_PADCFG_0_DAT_DRVR_A_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_0_DAT_DRVF_A                            15:12 /* RWIVF */
#define CR_CMC_PADCFG_0_DAT_DRVF_A_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_0_DAT_SLWR_B                            19:16 /* RWIVF */
#define CR_CMC_PADCFG_0_DAT_SLWR_B_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_0_DAT_SLWF_B                            23:20 /* RWIVF */
#define CR_CMC_PADCFG_0_DAT_SLWF_B_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_0_DAT_DRVR_B                            27:24 /* RWIVF */
#define CR_CMC_PADCFG_0_DAT_DRVR_B_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_0_DAT_DRVF_B                            31:28 /* RWIVF */
#define CR_CMC_PADCFG_0_DAT_DRVF_B_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_1                                  0x80000148 /* RW-4R */
#define CR_CMC_PADCFG_1_ADR_SLWR_A                              3:0 /* RWIVF */
#define CR_CMC_PADCFG_1_ADR_SLWR_A_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_1_ADR_SLWF_A                              7:4 /* RWIVF */
#define CR_CMC_PADCFG_1_ADR_SLWF_A_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_1_ADR_DRVR_A                             11:8 /* RWIVF */
#define CR_CMC_PADCFG_1_ADR_DRVR_A_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_1_ADR_DRVF_A                            15:12 /* RWIVF */
#define CR_CMC_PADCFG_1_ADR_DRVF_A_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_1_ADR_SLWR_B                            19:16 /* RWIVF */
#define CR_CMC_PADCFG_1_ADR_SLWR_B_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_1_ADR_SLWF_B                            23:20 /* RWIVF */
#define CR_CMC_PADCFG_1_ADR_SLWF_B_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_1_ADR_DRVR_B                            27:24 /* RWIVF */
#define CR_CMC_PADCFG_1_ADR_DRVR_B_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_1_ADR_DRVF_B                            31:28 /* RWIVF */
#define CR_CMC_PADCFG_1_ADR_DRVF_B_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_2                                  0x8000014c /* RW-4R */
#define CR_CMC_PADCFG_2_CS_SLWR_A                               3:0 /* RWIVF */
#define CR_CMC_PADCFG_2_CS_SLWR_A_1                      0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_2_CS_SLWF_A                               7:4 /* RWIVF */
#define CR_CMC_PADCFG_2_CS_SLWF_A_1                      0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_2_CS_DRVR_A                              11:8 /* RWIVF */
#define CR_CMC_PADCFG_2_CS_DRVR_A_10                     0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_2_CS_DRVF_A                             15:12 /* RWIVF */
#define CR_CMC_PADCFG_2_CS_DRVF_A_10                     0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_2_CS_SLWR_B                             19:16 /* RWIVF */
#define CR_CMC_PADCFG_2_CS_SLWR_B_1                      0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_2_CS_SLWF_B                             23:20 /* RWIVF */
#define CR_CMC_PADCFG_2_CS_SLWF_B_1                      0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_2_CS_DRVR_B                             27:24 /* RWIVF */
#define CR_CMC_PADCFG_2_CS_DRVR_B_10                     0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_2_CS_DRVF_B                             31:28 /* RWIVF */
#define CR_CMC_PADCFG_2_CS_DRVF_B_10                     0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_3                                  0x80000150 /* RW-4R */
#define CR_CMC_PADCFG_3_DQS_SLWR_A                              3:0 /* RWIVF */
#define CR_CMC_PADCFG_3_DQS_SLWR_A_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_3_DQS_SLWF_A                              7:4 /* RWIVF */
#define CR_CMC_PADCFG_3_DQS_SLWF_A_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_3_DQS_DRVR_A                             11:8 /* RWIVF */
#define CR_CMC_PADCFG_3_DQS_DRVR_A_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_3_DQS_DRVF_A                            15:12 /* RWIVF */
#define CR_CMC_PADCFG_3_DQS_DRVF_A_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_3_DQS_SLWR_B                            19:16 /* RWIVF */
#define CR_CMC_PADCFG_3_DQS_SLWR_B_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_3_DQS_SLWF_B                            23:20 /* RWIVF */
#define CR_CMC_PADCFG_3_DQS_SLWF_B_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_3_DQS_DRVR_B                            27:24 /* RWIVF */
#define CR_CMC_PADCFG_3_DQS_DRVR_B_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_3_DQS_DRVF_B                            31:28 /* RWIVF */
#define CR_CMC_PADCFG_3_DQS_DRVF_B_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_4                                  0x80000154 /* RW-4R */
#define CR_CMC_PADCFG_4_CLK_SLWR_A                              3:0 /* RWIVF */
#define CR_CMC_PADCFG_4_CLK_SLWR_A_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_4_CLK_SLWF_A                              7:4 /* RWIVF */
#define CR_CMC_PADCFG_4_CLK_SLWF_A_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_4_CLK_DRVR_A                             11:8 /* RWIVF */
#define CR_CMC_PADCFG_4_CLK_DRVR_A_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_4_CLK_DRVF_A                            15:12 /* RWIVF */
#define CR_CMC_PADCFG_4_CLK_DRVF_A_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_4_CLK_SLWR_B                            19:16 /* RWIVF */
#define CR_CMC_PADCFG_4_CLK_SLWR_B_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_4_CLK_SLWF_B                            23:20 /* RWIVF */
#define CR_CMC_PADCFG_4_CLK_SLWF_B_1                     0x00000001 /* RWI-V */
#define CR_CMC_PADCFG_4_CLK_DRVR_B                            27:24 /* RWIVF */
#define CR_CMC_PADCFG_4_CLK_DRVR_B_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_4_CLK_DRVF_B                            31:28 /* RWIVF */
#define CR_CMC_PADCFG_4_CLK_DRVF_B_10                    0x0000000a /* RWI-V */
#define CR_CMC_PADCFG_5                                  0x80000158 /* RW-4R */
#define CR_CMC_PADCFG_5_AGP_PRIVASRC                            7:0 /* RWIVF */
#define CR_CMC_PADCFG_5_AGP_PRIVASRC_0                   0x00000000 /* RWI-V */
#define CR_CMC_PADCFG_5_V33_PRIVASRC                          23:16 /* RWIVF */
#define CR_CMC_PADCFG_5_V33_PRIVASRC_0                   0x00000000 /* RWI-V */
#define CR_CMC_PADCFG_6                                  0x8000015c /* R--4R */
#define CR_CMC_PADCFG_6_ASRC_IB_V33                             6:0 /* R--UF */
#define CR_CMC_PADCFG_6_ASRC_IB_AGP                            13:7 /* R--UF */
#define CR_CMC_PADCFG_6_ASRC_IB_CPU                           20:14 /* R--UF */
#define CR_CMC_PADCFG_6_ASRC_IB_LDT                           27:21 /* R--UF */
#define CR_CMC_REFCTRL                                   0x80000160 /* RW-4R */
#define CR_CMC_REFCTRL_PUT                                      4:0 /* RWIVF */
#define CR_CMC_REFCTRL_PUT_0                             0x00000000 /* RWI-V */
#define CR_CMC_REFCTRL_GET                                     12:8 /* RWIVF */
#define CR_CMC_REFCTRL_GET_0                             0x00000000 /* RWI-V */
#define CR_CMC_REFCTRL_VALID                                  31:31 /* RWIVF */
#define CR_CMC_REFCTRL_VALID_0                           0x00000000 /* RWI-V */
#define CR_CMC_REFCTRL_VALID_1                           0x00000001 /* RW--V */
#define CR_CMC_NVM                                       0x80000164 /* RW-4R */
#define CR_CMC_NVM_MODE                                         0:0 /* RWIVF */
#define CR_CMC_NVM_MODE_DISABLE                          0x00000000 /* RWI-V */
#define CR_CMC_NVM_MODE__PROD_C                          0x00000000 /* RW--V */
#define CR_CMC_NVM_MODE_ENABLE                           0x00000001 /* RW--V */
#define CR_CMC_NVM_LIMIT                                        7:4 /* RW-VF */
#define CR_CMC_NVM_LIMIT_64K                             0x00000000 /* RW--V */
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#define CR_CMC_PAD_CKE                                          0:0 /* RWIVF */
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#define CR_CMC_PAD_CKE_NORMAL                            0x00000001 /* RW--V */
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#define CR_CMC_MEMIO_CFG0_QUSE_LATE_ENABLED              0x00000001 /* RWI-V */
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#define CR_CMC_MEMIO_CFG0_DQS_PER_BYTE                          5:5 /* RWIUF */
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#define CR_CMC_MEMIO_CFG0_DQS_PER_BYTE_ENABLED           0x00000001 /* RWI-V */
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#define CR_CMC_MEMIO_CFG0_DQS_EARLY                             6:6 /* RWIUF */
#define CR_CMC_MEMIO_CFG0_DQS_EARLY_DISABLED             0x00000000 /* RWI-V */
#define CR_CMC_MEMIO_CFG0_DQS_EARLY_ENABLED              0x00000001 /* RW--V */
#define CR_CMC_MEMIO_CFG0_DQS_EARLY__PROD_C              0x00000000 /* RW--V */
#define CR_CMC_MEMIO_CFG0_DQSEN_HOLD                            7:7 /* RWIUF */
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#define CR_CMC_MEMIO_CFG0_DQSEN_HOLD_ENABLED             0x00000001 /* RW--V */
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#define CR_CMC_MEMIO_CFG0_DQSEN_PULL                            8:8 /* RWIUF */
#define CR_CMC_MEMIO_CFG0_DQSEN_PULL_DISABLED            0x00000000 /* RWI-V */
#define CR_CMC_MEMIO_CFG0_DQSEN_PULL_ENABLED             0x00000001 /* RW--V */
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#define CR_CMC_MEMIO_CFG0_DEN_HOLD                            10:10 /* RWIUF */
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#define CR_CMC_MEMIO_CFG0_DEN_HOLD_ENABLED               0x00000001 /* RW--V */
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#define CR_CMC_MEMIO_CFG0_READ_POINTER_INIT_0            0x00000000 /* RWI-V */
#define CR_CMC_MEMIO_CFG0_READ_POINTER_INIT_1            0x00000001 /* RW--V */
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#define CR_CMC_MEMIO_CFG0_HALF_CAS                            13:13 /* RWIUF */
#define CR_CMC_MEMIO_CFG0_HALF_CAS_DISABLED              0x00000000 /* RWI-V */
#define CR_CMC_MEMIO_CFG0_HALF_CAS_ENABLED               0x00000001 /* RW--V */
#define CR_CMC_MEMIO_CFG0_HALF_CAS_ENABLED__PROD_C       0x00000000 /* RW--V */
#define CR_CMC_MEMIO_CFG0_SPARE0                              14:14 /* RWIUF */
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#define CR_CMC_MEMIO_CFG1_DIB_DELAY__PROD_C              0x00000000 /* RW--V */
#define CR_CMC_MEMIO_CFG1_CHANNEL_ON                            3:3 /* RWIUF */
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#define CR_CMC_MEMIO_CFG1_CHANNEL_ON_ENABLED             0x00000001 /* RW--V */
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#define CR_CMC_MEMIO_CFG1_QUSE_LATE                             4:4 /* RWIUF */
#define CR_CMC_MEMIO_CFG1_QUSE_LATE_DISABLED             0x00000000 /* RW--V */
#define CR_CMC_MEMIO_CFG1_QUSE_LATE_ENABLED              0x00000001 /* RWI-V */
#define CR_CMC_MEMIO_CFG1_QUSE_LATE__PROD                0x00000001 /* RW--V */
#define CR_CMC_MEMIO_CFG1_DQS_PER_BYTE                          5:5 /* RWIUF */
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#define CR_CMC_MEMIO_CFG1_DQS_PER_BYTE_ENABLED           0x00000001 /* RWI-V */
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#define CR_CMC_MEMIO_CFG1_DQS_EARLY                             6:6 /* RWIUF */
#define CR_CMC_MEMIO_CFG1_DQS_EARLY_DISABLED             0x00000000 /* RWI-V */
#define CR_CMC_MEMIO_CFG1_DQS_EARLY_ENABLED              0x00000001 /* RW--V */
#define CR_CMC_MEMIO_CFG1_DQS_EARLY__PROD_C              0x00000000 /* RW--V */
#define CR_CMC_MEMIO_CFG1_DQSEN_HOLD                            7:7 /* RWIUF */
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#define CR_CMC_MEMIO_CFG1_DQSEN_HOLD_ENABLED             0x00000001 /* RW--V */
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#define CR_CMC_MEMIO_CFG1_DQSEN_PULL                            8:8 /* RWIUF */
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#define CR_CMC_MEMIO_CFG1_DQSEN_PULL_ENABLED             0x00000001 /* RW--V */
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#define CR_CMC_MEMIO_CFG1_DEN_EARLY                             9:9 /* RWIUF */
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#define CR_CMC_MEMIO_CFG1_DEN_EARLY__PROD                0x00000000 /* RW--V */
#define CR_CMC_MEMIO_CFG1_DEN_HOLD                            10:10 /* RWIUF */
#define CR_CMC_MEMIO_CFG1_DEN_HOLD_DISABLED              0x00000000 /* RWI-V */
#define CR_CMC_MEMIO_CFG1_DEN_HOLD_ENABLED               0x00000001 /* RW--V */
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#define CR_CMC_MEMIO_CFG1_READ_POINTER_INIT                   12:11 /* RWIUF */
#define CR_CMC_MEMIO_CFG1_READ_POINTER_INIT_0            0x00000000 /* RWI-V */
#define CR_CMC_MEMIO_CFG1_READ_POINTER_INIT_1            0x00000001 /* RW--V */
#define CR_CMC_MEMIO_CFG1_READ_POINTER_INIT_2            0x00000002 /* RW--V */
#define CR_CMC_MEMIO_CFG1_READ_POINTER_INIT__PROD_C      0x00000000 /* RW--V */
#define CR_CMC_MEMIO_CFG1_HALF_CAS                            13:13 /* RWIUF */
#define CR_CMC_MEMIO_CFG1_HALF_CAS_DISABLED              0x00000000 /* RWI-V */
#define CR_CMC_MEMIO_CFG1_HALF_CAS_ENABLED               0x00000001 /* RW--V */
#define CR_CMC_MEMIO_CFG1_HALF_CAS_ENABLED__PROD_C       0x00000000 /* RW--V */
#define CR_CMC_MEMIO_CFG2                                0x80000178 /* RW-4R */
#define CR_CMC_MEMIO_CFG2_PDL_MULT                              7:0 /* RWIUF */
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#define CR_CMC_MEMIO_CFG2_PDL_MULT__PROD_C               0x00000000 /* RW--V */
#define CR_CMC_MEMIO_CFG2_PDL_SUB                              15:8 /* RWIUF */
#define CR_CMC_MEMIO_CFG2_PDL_SUB_MIN                    0x00000000 /* RWI-V */
#define CR_CMC_MEMIO_CFG2_PDL_SUB__PROD                  0x00000007 /* RW--V */
#define CR_CMC_MEMIO_CFG2_PDL_FORCE_VAL                       23:16 /* RWIUF */
#define CR_CMC_MEMIO_CFG2_PDL_FORCE_VAL_MIN              0x00000000 /* RWI-V */
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#define CR_CMC_CFG0_ASSERT_QUSE_0                        0x00000000 /* RW--V */
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#define CR_CMC_CFG0_TWO_CLK_ADDR                              29:29 /* RWIVF */
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#define CR_CMC_MEMIO_STAT1                               0x80000184 /* R--4R */
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#define CR_CMC_MEMIO_STAT2                               0x80000188 /* R--4R */
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#define CR_CMC_MEMIO_STAT2_CALDLY2                            23:16 /* R--UF */
#define CR_CMC_MEMIO_STAT2_CALDLY3                            31:24 /* R--UF */
#define CR_CMC_MEMIO_STAT3                               0x8000018C /* R--4R */
#define CR_CMC_MEMIO_STAT3_CALDLY4                              7:0 /* R--UF */
#define CR_CMC_MEMIO_STAT3_CALDLY5                             15:8 /* R--UF */
#define CR_CMC_MEMIO_STAT3_CALDLY6                            23:16 /* R--UF */
#define CR_CMC_MEMIO_STAT3_CALDLY7                            31:24 /* R--UF */
#define CR_CMC_TIMING0                                   0x80000190 /* RW-4R */
#define CR_CMC_TIMING0_RC                                       4:0 /* RWIVF */
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#define CR_CMC_TIMING0_RFC                                     12:8 /* RWIVF */
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#define CR_CMC_TIMING0_RAS                                    19:15 /* RWIVF */
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#define CR_CMC_TIMING0_RD_RCD                                 23:20 /* RWIVF */
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#define CR_CMC_TIMING0_WR_RCD                                 27:24 /* RWIVF */
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#define CR_CMC_TIMING0_RP                                     31:28 /* RWIVF */
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#define CR_CMC_TIMING1                                   0x80000194 /* RW-4R */
#define CR_CMC_TIMING1_R2W                                      6:4 /* RWIVF */
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#define CR_CMC_TIMING1_R2P                                     10:8 /* RWIVF */
#define CR_CMC_TIMING1_R2P_7                             0x00000007 /* RWI-V */
#define CR_CMC_TIMING1_R2P__PROD_C                       0x00000007 /* RW--V */
#define CR_CMC_TIMING1_REXT                                   13:12 /* RWIVF */
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#define CR_CMC_TIMING1_W2R                                    18:16 /* RWIVF */
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#define CR_CMC_PRE_CMD                                          0:0 /* -WIVF */
#define CR_CMC_PRE_CMD_NOT_PENDING			 0x00000000 /* -WI-V */
#define CR_CMC_PRE_CMD_PRECHARGE                         0x00000001 /* -W--T */
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#define CR_CMC_ARB_TIMEOUT_KILLS_CONT_GNT_ENABLE         0x00000001 /* RWIUV */
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#define CR_CMC_ARB_DIFF_BANK_ROP_ENABLED                 0x00000001 /* RW-UV */
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#define CR_CMC_BYPASS_FAST_READ                                 0:0 /* RWIVF */
#define CR_CMC_BYPASS_FAST_READ_DISABLED                 0x00000000 /* RWI-V */
#define CR_CMC_BYPASS_FAST_READ__PROD_C                  0x00000000 /* RW--V */
#define CR_CMC_BYPASS_FAST_READ_ENABLED                  0x00000001 /* RW--V */
#define CR_CMC_BYPASS_SINGLE_CYCLE                              4:4 /* RWIVF */
#define CR_CMC_BYPASS_SINGLE_CYCLE_DISABLED              0x00000000 /* RWI-V */
#define CR_CMC_BYPASS_SINGLE_CYCLE__PROD_C               0x00000000 /* RW--V */
#define CR_CMC_BYPASS_SINGLE_CYCLE_ENABLED               0x00000001 /* RW--V */
#define CR_CMC_BYPASS_BLOCK_WBC_AUTOPRE                         5:5 /* RWIVF */
#define CR_CMC_BYPASS_BLOCK_WBC_AUTOPRE_DISABLED         0x00000000 /* RW--V */
#define CR_CMC_BYPASS_BLOCK_WBC_AUTOPRE_ENABLED          0x00000001 /* RWI-V */
#define CR_CMC_BYPASS_BLOCK_WBC_AUTOPRE__PROD_C          0x00000001 /* RW--V */
#define CR_CMC_BYPASS_ALLOW_CPUREAD_DURING_BYPASS               8:8 /* RWIVF */
#define CR_CMC_BYPASS_ALLOW_CPUREAD_DURING_BYPASS_FALSE  0x00000000 /* RWI-V */
#define CR_CMC_BYPASS_ALLOW_CPUREAD_DURING_BYPASS__PROD_C 0x00000000 /* RW--V */
#define CR_CMC_BYPASS_ALLOW_CPUREAD_DURING_BYPASS_TRUE   0x00000001 /* RW--V */
#define CR_CMC_BYPASS_DEBUG                                    15:9 /* RWIVF */
#define CR_CMC_BYPASS_DEBUG_INIT                         0x00000000 /* RWI-V */
#define CR_CMC_BYPASS_DEBUG__PROD                        0x00000000 /* RW--V */
#define CR_CMC_BYPASS_MAX_CPU_LATENCY                         18:16 /* RWIUF */
#define CR_CMC_BYPASS_MAX_CPU_LATENCY_0                  0x00000000 /* RW-UV */
#define CR_CMC_BYPASS_MAX_CPU_LATENCY_1                  0x00000001 /* RW-UV */
#define CR_CMC_BYPASS_MAX_CPU_LATENCY_2                  0x00000002 /* RW-UV */
#define CR_CMC_BYPASS_MAX_CPU_LATENCY_3                  0x00000003 /* RWIUV */
#define CR_CMC_BYPASS_MAX_CPU_LATENCY__PROD_C            0x00000003 /* RW-UV */
#define CR_CMC_BYPASS_MAX_CPU_LATENCY_4                  0x00000004 /* RW-UV */
#define CR_CMC_BYPASS_MAX_CPU_LATENCY_5                  0x00000005 /* RW-UV */
#define CR_CMC_BYPASS_MAX_CPU_LATENCY_6                  0x00000006 /* RW-UV */
#define CR_CMC_BYPASS_MAX_CPU_LATENCY_7                  0x00000007 /* RW-UV */
#define CR_CMC_BYPASS_MAX_MEM_LATENCY                         22:20 /* RWIUF */
#define CR_CMC_BYPASS_MAX_MEM_LATENCY_0                  0x00000000 /* RW-UV */
#define CR_CMC_BYPASS_MAX_MEM_LATENCY_1                  0x00000001 /* RW-UV */
#define CR_CMC_BYPASS_MAX_MEM_LATENCY_2                  0x00000002 /* RWIUV */
#define CR_CMC_BYPASS_MAX_MEM_LATENCY_3                  0x00000003 /* RW-UV */
#define CR_CMC_BYPASS_MAX_MEM_LATENCY_4                  0x00000004 /* RW-UV */
#define CR_CMC_BYPASS_MAX_MEM_LATENCY_5                  0x00000005 /* RW-UV */
#define CR_CMC_BYPASS_MAX_MEM_LATENCY_6                  0x00000006 /* RW-UV */
#define CR_CMC_BYPASS_MAX_MEM_LATENCY_7                  0x00000007 /* RW-UV */
#define CR_CMC_BYPASS_MAX_MEM_LATENCY__PROD              0x00000007 /* RW-UV */
#define CR_CMC_BYPASS_RR_SLOTS_NEEDED                         26:24 /* RWIUF */
#define CR_CMC_BYPASS_RR_SLOTS_NEEDED_0                  0x00000000 /* RW-UV */
#define CR_CMC_BYPASS_RR_SLOTS_NEEDED_1                  0x00000001 /* RW-UV */
#define CR_CMC_BYPASS_RR_SLOTS_NEEDED_2                  0x00000002 /* RWIUV */
#define CR_CMC_BYPASS_RR_SLOTS_NEEDED__PROD              0x00000002 /* RW-UV */
#define CR_CMC_BYPASS_RR_SLOTS_NEEDED_3                  0x00000003 /* RW-UV */
#define CR_CMC_BYPASS_RR_SLOTS_NEEDED_4                  0x00000004 /* RW-UV */
#define CR_CMC_BYPASS_RR_SLOTS_NEEDED_5                  0x00000005 /* RW-UV */
#define CR_CMC_BYPASS_RR_SLOTS_NEEDED_6                  0x00000006 /* RW-UV */
#define CR_CMC_BYPASS_RR_SLOTS_NEEDED_7                  0x00000007 /* RW-UV */
#define CR_CMC_BYPASS_ROW_EARLY_NONSPEC                       28:28 /* RWIVF */
#define CR_CMC_BYPASS_ROW_EARLY_NONSPEC_DISABLED         0x00000000 /* RWI-V */
#define CR_CMC_BYPASS_ROW_EARLY_NONSPEC__PROD_C          0x00000000 /* RW--V */
#define CR_CMC_BYPASS_ROW_EARLY_NONSPEC_ENABLED          0x00000001 /* RW--V */
#define CR_CMC_BYPASS_ROW_EARLY_SPEC                          29:29 /* RWIVF */
#define CR_CMC_BYPASS_ROW_EARLY_SPEC_DISABLED            0x00000000 /* RWI-V */
#define CR_CMC_BYPASS_ROW_EARLY_SPEC__PROD_C             0x00000000 /* RW--V */
#define CR_CMC_BYPASS_ROW_EARLY_SPEC_ENABLED             0x00000001 /* RW--V */
#define CR_CMC_CFG_0                                      0x80000100 /* C--4R */
#define CR_CMC_CFG_0_VENDOR_ID                                  15:0 /* C-IVF */
#define CR_CMC_CFG_0_VENDOR_ID_NVIDIA                     0x000010DE /* C-I-V */
#define CR_CMC_CFG_0_DEVICE_ID                                 31:16 /* C-IVF */
#define CR_CMC_CFG_0_DEVICE_ID_MEM_CTRL                   0x000001AC /* C-I-V */
#define CR_CMC_CFG_1                                      0x80000104 /* C--4R */
#define CR_CMC_CFG_1_IO_SPACE                                    0:0 /* C-IVF */
#define CR_CMC_CFG_1_IO_SPACE_DISABLED                    0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_MEMORY_SPACE                                1:1 /* C-IVF */
#define CR_CMC_CFG_1_MEMORY_SPACE_DISABLED                0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_BUS_MASTER                                  2:2 /* C-IVF */
#define CR_CMC_CFG_1_BUS_MASTER_DISABLED                  0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_SPECIAL_CYCLE                               3:3 /* C-IVF */
#define CR_CMC_CFG_1_SPECIAL_CYCLE_DISABLED               0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_WRITE_AND_INVAL                             4:4 /* C-IVF */
#define CR_CMC_CFG_1_WRITE_AND_INVAL_DISABLED             0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_PALETTE_SNOOP                               5:5 /* C-IVF */
#define CR_CMC_CFG_1_PALETTE_SNOOP_DISABLED               0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_PERR                                        6:6 /* C-IVF */
#define CR_CMC_CFG_1_PERR_DISABLED                        0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_STEP                                        7:7 /* C-IVF */
#define CR_CMC_CFG_1_STEP_DISABLED                        0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_SERR                                        8:8 /* C-IVF */
#define CR_CMC_CFG_1_SERR_DISABLED                        0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_BACK2BACK                                   9:9 /* C-IVF */
#define CR_CMC_CFG_1_BACK2BACK_DISABLED                   0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_CAPLIST                                   20:20 /* C-IVF */
#define CR_CMC_CFG_1_CAPLIST_NOT_PRESENT                  0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_66MHZ                                     21:21 /* C-IVF */
#define CR_CMC_CFG_1_66MHZ_CAPABLE                        0x00000001 /* C-I-V */
#define CR_CMC_CFG_1_FAST_BACK2BACK                            23:23 /* C-IVF */
#define CR_CMC_CFG_1_FAST_BACK2BACK_INCAPABLE             0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_MASTER_DATA_PERR                          24:24 /* C-IVF */
#define CR_CMC_CFG_1_MASTER_DATA_PERR_NOT_ACTIVE          0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_MASTER_DATA_PERR_ACTIVE              0x00000001 /* ----V */
#define CR_CMC_CFG_1_MASTER_DATA_PERR_CLEAR               0x00000001 /* ----V */
#define CR_CMC_CFG_1_DEVSEL_TIMING                             26:25 /* C-IVF */
#define CR_CMC_CFG_1_DEVSEL_TIMING_FAST                   0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_DEVSEL_TIMING_MEDIUM                 0x00000001 /* ----V */
#define CR_CMC_CFG_1_DEVSEL_TIMING_SLOW                   0x00000002 /* ----V */
#define CR_CMC_CFG_1_SIGNALED_TARGET                           27:27 /* C-IVF */
#define CR_CMC_CFG_1_SIGNALED_TARGET_NO_ABORT             0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_SIGNALED_TARGET_ABORT                0x00000001 /* ----V */
#define CR_CMC_CFG_1_SIGNALED_TARGET_CLEAR                0x00000001 /* ----V */
#define CR_CMC_CFG_1_RECEIVED_TARGET                           28:28 /* C-IVF */
#define CR_CMC_CFG_1_RECEIVED_TARGET_NO_ABORT             0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_RECEIVED_TARGET_ABORT                0x00000001 /* ----V */
#define CR_CMC_CFG_1_RECEIVED_TARGET_CLEAR                0x00000001 /* ----V */
#define CR_CMC_CFG_1_RECEIVED_MASTER                           29:29 /* C-IVF */
#define CR_CMC_CFG_1_RECEIVED_MASTER_NO_ABORT             0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_RECEIVED_MASTER_ABORT                0x00000001 /* ----V */
#define CR_CMC_CFG_1_RECEIVED_MASTER_CLEAR                0x00000001 /* ----V */
#define CR_CMC_CFG_1_SIGNALED_SERR                             30:30 /* C-IVF */
#define CR_CMC_CFG_1_SIGNALED_SERR_NOT_ACTIVE             0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_SIGNALED_SERR_ACTIVE                 0x00000001 /* ----V */
#define CR_CMC_CFG_1_SIGNALED_SERR_CLEAR                  0x00000001 /* ----V */
#define CR_CMC_CFG_1_DETECTED_PERR                             31:31 /* C-IVF */
#define CR_CMC_CFG_1_DETECTED_PERR_NOT_ACTIVE             0x00000000 /* C-I-V */
#define CR_CMC_CFG_1_DETECTED_PERR_ACTIVE                 0x00000001 /* ----V */
#define CR_CMC_CFG_1_DETECTED_PERR_CLEAR                  0x00000001 /* ----V */
#define CR_CMC_CFG_2                                      0x80000108 /* R--4R */
#define CR_CMC_CFG_2_REVISION_ID                                 7:0 /* R--VF */
#define CR_CMC_CFG_2_REVISION_ID_A01                      0x000000A1 /* R---V */
#define CR_CMC_CFG_2_REVISION_ID_A02                      0x000000A2 /* R---V */
#define CR_CMC_CFG_2_CLASS_CODE                                 31:8 /* R--VF */
#define CR_CMC_CFG_2_CLASS_CODE_MEM_CTRL                  0x00050000 /* R---V */
#define CR_CMC_CFG_3                                      0x8000010C /* C--4R */
#define CR_CMC_CFG_3_CACHE_LINE_SIZE                             7:0 /* C-IVF */
#define CR_CMC_CFG_3_CACHE_LINE_SIZE_0                    0x00000000 /* C-I-V */
#define CR_CMC_CFG_3_CACHE_LINE_SIZE_32                   0x00000020 /* ----V */
#define CR_CMC_CFG_3_CACHE_LINE_SIZE_64                   0x00000040 /* ----V */
#define CR_CMC_CFG_3_LATENCY_TIMER                             15:11 /* C-IVF */
#define CR_CMC_CFG_3_LATENCY_TIMER_0_CLOCKS               0x00000000 /* C-I-V */
#define CR_CMC_CFG_3_LATENCY_TIMER_8_CLOCKS               0x00000001 /* ----V */
#define CR_CMC_CFG_3_LATENCY_TIMER_240_CLOCKS             0x0000001E /* ----V */
#define CR_CMC_CFG_3_LATENCY_TIMER_248_CLOCKS             0x0000001F /* ----V */
#define CR_CMC_CFG_3_HEADER_TYPE_DEVICE                        22:16 /* C-IVF */
#define CR_CMC_CFG_3_HEADER_TYPE_DEVICE_NON_BRIDGE        0x00000000 /* C-I-V */
#define CR_CMC_CFG_3_HEADER_TYPE_DEVICE_P2P_BRIDGE        0x00000001 /* ----V */
#define CR_CMC_CFG_3_HEADER_TYPE_FUNC                          23:23 /* C-IVF */
#define CR_CMC_CFG_3_HEADER_TYPE_FUNC_SINGLEFUNC          0x00000000 /* ----V */
#define CR_CMC_CFG_3_HEADER_TYPE_FUNC_MULTIFUNC           0x00000001 /* C-I-V */
#define CR_CMC_CFG_4(i)                           (0x80000110+(i)*4) /* C--4A */
#define CR_CMC_CFG_4__SIZE_1                                       7 /*       */
#define CR_CMC_CFG_4_RESERVED                                   31:0 /* C-IVF */
#define CR_CMC_CFG_4_RESERVED_0                           0x00000000 /* C-I-V */
#define CR_CMC_CFG_11                                     0x8000012C /* C--4R */
#define CR_CMC_CFG_11_SUBSYSTEM_VENDOR_ID                       15:0 /* C-IVF */
#define CR_CMC_CFG_11_SUBSYSTEM_VENDOR_ID_NONE            0x00000000 /* C-I-V */
#define CR_CMC_CFG_11_SUBSYSTEM_ID                             31:16 /* C-IVF */
#define CR_CMC_CFG_11_SUBSYSTEM_ID_NONE                   0x00000000 /* C-I-V */
#define CR_CMC_CFG_12                                     0x80000130 /* C--4R */
#define CR_CMC_CFG_12_RESERVED                                  31:0 /* C-IVF */
#define CR_CMC_CFG_12_RESERVED_0                          0x00000000 /* C-I-V */
#define CR_CMC_CFG_13                                     0x80000134 /* C--4R */
#define CR_CMC_CFG_13_CAP_PTR                                    7:0 /* C-IVF */
#define CR_CMC_CFG_13_CAP_PTR_NONE                        0x00000000 /* C-I-V */
#define CR_CMC_CFG_14                                     0x80000138 /* C--4R */
#define CR_CMC_CFG_14_RESERVED                                  31:0 /* C-IVF */
#define CR_CMC_CFG_14_RESERVED_0                          0x00000000 /* C-I-V */
#define CR_CMC_CFG_15                                     0x8000013C /* C--4R */
#define CR_CMC_CFG_15_INTR_LINE                                  7:0 /* C-IVF */
#define CR_CMC_CFG_15_INTR_LINE_IRQ0                      0x00000000 /* C-I-V */
#define CR_CMC_CFG_15_INTR_PIN                                  15:8 /* C-IVF */
#define CR_CMC_CFG_15_INTR_PIN_NONE                       0x00000000 /* C-I-V */
#define CR_CMC_CFG_15_INTR_PIN_INTA                       0x00000001 /* ----V */
#define CR_CMC_CFG_15_INTR_PIN_INTB                       0x00000002 /* ----V */
#define CR_CMC_CFG_15_INTR_PIN_INTC                       0x00000003 /* ----V */
#define CR_CMC_CFG_15_INTR_PIN_INTD                       0x00000004 /* ----V */
#define CR_CMC_CFG_15_MIN_GNT                                  23:16 /* C-IVF */
#define CR_CMC_CFG_15_MIN_GNT_NO_REQUIREMENTS             0x00000000 /* C-I-V */
#define CR_CMC_CFG_15_MIN_GNT_750NS                       0x00000003 /* ----V */
#define CR_CMC_CFG_15_MAX_LAT                                  31:24 /* C-IVF */
#define CR_CMC_CFG_15_MAX_LAT_NO_REQUIREMENTS             0x00000000 /* C-I-V */
#define CR_CMC_CFG_15_MAX_LAT_250NS                       0x00000001 /* ----V */
/* dev_cr_xl.ref */
#define CR_XL                                 0x800002FC:0x80000200 /* RW--D */
#define CR_XL_DIMM_CFG(i)                        (0x80000240+(i)*4) /* RW-4A */
#define CR_XL_DIMM_CFG__SIZE_1                                    4 /*       */
#define CR_XL_DIMM_CFG_PRESENT                                  0:0 /* RWIVF */
#define CR_XL_DIMM_CFG_PRESENT_FALSE                     0x00000000 /* RWI-V */
#define CR_XL_DIMM_CFG_PRESENT_TRUE                      0x00000001 /* RW--V */
#define CR_XL_DIMM_CFG_PRESENT__PROD_C                   0x00000000 /* ----V */
#define CR_XL_DIMM_CFG_SIZE                                    14:8 /* RW-VF */
#define CR_XL_DIMM_CFG_SIZE_16MB                         0x00000001 /* RW--V */
#define CR_XL_DIMM_CFG_SIZE_32MB                         0x00000002 /* RW--V */
#define CR_XL_DIMM_CFG_SIZE_64MB                         0x00000004 /* RW--V */
#define CR_XL_DIMM_CFG_SIZE_128MB                        0x00000008 /* RW--V */
#define CR_XL_DIMM_CFG_SIZE_256MB                        0x00000010 /* RW--V */
#define CR_XL_DIMM_CFG_SIZE_512MB                        0x00000020 /* RW--V */
#define CR_XL_DIMM_CFG_SIZE_1GB                          0x00000040 /* RW--V */
#define CR_XL_DIMM_CFG_SIZE__PROD_C                      0x00000000 /* ----V */
#define CR_XL_DIMM_CFG_NUM_ROW_BITS                           17:16 /* RW-VF */
#define CR_XL_DIMM_CFG_NUM_ROW_BITS_11                   0x00000000 /* RW--V */
#define CR_XL_DIMM_CFG_NUM_ROW_BITS_12                   0x00000001 /* RW--V */
#define CR_XL_DIMM_CFG_NUM_ROW_BITS_13                   0x00000002 /* RW--V */
#define CR_XL_DIMM_CFG_NUM_ROW_BITS__PROD_C              0x00000000 /* ----V */
#define CR_XL_DIMM_CFG_NUM_COL_BITS                           21:20 /* RW-VF */
#define CR_XL_DIMM_CFG_NUM_COL_BITS_8                    0x00000000 /* RW--V */
#define CR_XL_DIMM_CFG_NUM_COL_BITS_9                    0x00000001 /* RW--V */
#define CR_XL_DIMM_CFG_NUM_COL_BITS_10                   0x00000002 /* RW--V */
#define CR_XL_DIMM_CFG_NUM_COL_BITS_11                   0x00000003 /* RW--V */
#define CR_XL_DIMM_CFG_NUM_COL_BITS__PROD_C              0x00000000 /* ----V */
#define CR_XL_DIMM_CFG_NUM_EXT_BANKS                          24:24 /* RW-VF */
#define CR_XL_DIMM_CFG_NUM_EXT_BANKS_1                   0x00000000 /* RW--V */
#define CR_XL_DIMM_CFG_NUM_EXT_BANKS_2                   0x00000001 /* RW--V */
#define CR_XL_DIMM_CFG_NUM_EXT_BANKS__PROD_C             0x00000000 /* ----V */
#define CR_XL_TBASE(i)                           (0x80000250+(i)*4) /* RW-4A */
#define CR_XL_TBASE__SIZE_1                                       8 /*       */
#define CR_XL_TBASE_PITCH                                       7:0 /* RW-UF */
#define CR_XL_TBASE_PITCH_0200                           0x00000002 /* RW--V */
#define CR_XL_TBASE_PITCH_0300                           0x00000003 /* RW--V */
#define CR_XL_TBASE_PITCH_0400                           0x00000004 /* RW--V */
#define CR_XL_TBASE_PITCH_0500                           0x00000005 /* RW--V */
#define CR_XL_TBASE_PITCH_0600                           0x00000006 /* RW--V */
#define CR_XL_TBASE_PITCH_0700                           0x00000007 /* RW--V */
#define CR_XL_TBASE_PITCH_0800                           0x00000008 /* RW--V */
#define CR_XL_TBASE_PITCH_0A00                           0x0000000A /* RW--V */
#define CR_XL_TBASE_PITCH_0C00                           0x0000000C /* RW--V */
#define CR_XL_TBASE_PITCH_0E00                           0x0000000E /* RW--V */
#define CR_XL_TBASE_PITCH_1000                           0x00000010 /* RW--V */
#define CR_XL_TBASE_PITCH_1400                           0x00000014 /* RW--V */
#define CR_XL_TBASE_PITCH_1800                           0x00000018 /* RW--V */
#define CR_XL_TBASE_PITCH_1C00                           0x0000001C /* RW--V */
#define CR_XL_TBASE_PITCH_2000                           0x00000020 /* RW--V */
#define CR_XL_TBASE_PITCH_2800                           0x00000028 /* RW--V */
#define CR_XL_TBASE_PITCH_3000                           0x00000030 /* RW--V */
#define CR_XL_TBASE_PITCH_3800                           0x00000038 /* RW--V */
#define CR_XL_TBASE_PITCH_4000                           0x00000040 /* RW--V */
#define CR_XL_TBASE_PITCH_5000                           0x00000050 /* RW--V */
#define CR_XL_TBASE_PITCH_6000                           0x00000060 /* RW--V */
#define CR_XL_TBASE_PITCH_7000                           0x00000070 /* RW--V */
#define CR_XL_TBASE_PITCH_8000                           0x00000080 /* RW--V */
#define CR_XL_TBASE_PITCH_A000                           0x000000A0 /* RW--V */
#define CR_XL_TBASE_PITCH_C000                           0x000000C0 /* RW--V */
#define CR_XL_TBASE_PITCH_E000                           0x000000E0 /* RW--V */
#define CR_XL_TBASE_REGION                                      8:8 /* RWIVF */
#define CR_XL_TBASE_REGION_INVALID                       0x00000000 /* RWI-V */
#define CR_XL_TBASE_REGION_VALID                         0x00000001 /* RW--V */
#define CR_XL_TBASE_BANK0_SENSE                                 9:9 /* RWIVF */
#define CR_XL_TBASE_BANK0_SENSE_0                        0x00000000 /* RWI-V */
#define CR_XL_TBASE_BANK0_SENSE_1                        0x00000001 /* RW--V */
#define CR_XL_TBASE_ADR                                       30:14 /* RW-UF */
#define CR_XL_TLIMIT(i)                          (0x80000270+(i)*4) /* RW-4A */
#define CR_XL_TLIMIT__SIZE_1                                      8 /*       */
#define CR_XL_TLIMIT_ADR                                      30:14 /* RW-UF */
#define CR_XL_TLIMIT_ADR_LO                                    13:0 /* C-IVF */
#define CR_XL_TLIMIT_ADR_LO_3FFF                         0x00003FFF /* C-I-V */
#define CR_XL_TSTATUS(i)                         (0x80000290+(i)*4) /* R--4A */
#define CR_XL_TSTATUS__SIZE_1                                     8 /*       */
#define CR_XL_TSTATUS_REGION                                    0:0 /* R-IVF */
#define CR_XL_TSTATUS_REGION_INVALID                     0x00000000 /* R-I-V */
#define CR_XL_TSTATUS_REGION_VALID                       0x00000001 /* R---V */
#define CR_XL_TSTATUS_PRIME                                     9:8 /* R--VF */
#define CR_XL_TSTATUS_PRIME_1                            0x00000000 /* R---V */
#define CR_XL_TSTATUS_PRIME_3                            0x00000001 /* R---V */
#define CR_XL_TSTATUS_PRIME_5                            0x00000002 /* R---V */
#define CR_XL_TSTATUS_PRIME_7                            0x00000003 /* R---V */
#define CR_XL_TSTATUS_FACTOR                                  18:16 /* R--VF */
#define CR_XL_TSTATUS_FACTOR_1                           0x00000000 /* R---V */
#define CR_XL_TSTATUS_FACTOR_2                           0x00000001 /* R---V */
#define CR_XL_TSTATUS_FACTOR_4                           0x00000002 /* R---V */
#define CR_XL_TSTATUS_FACTOR_8                           0x00000003 /* R---V */
#define CR_XL_TSTATUS_FACTOR_16                          0x00000004 /* R---V */
#define CR_XL_TSTATUS_FACTOR_32                          0x00000005 /* R---V */
#define CR_XL_TSTATUS_FACTOR_64                          0x00000006 /* R---V */
#define CR_XL_TSTATUS_FACTOR_128                         0x00000007 /* R---V */
#define CR_XL_FB_TLB_AD                                 0x800002B0 /* RW-4R */
#define CR_XL_FB_TLB_AD_ADDR                                  18:0 /* RW-VF */
#define CR_XL_FB_TLB_AD_TAG                                  27:19 /* RW-VF */
#define CR_XL_FB_TLB_AD_WRITE				     31:31 /* RWIVF */
#define CR_XL_FB_TLB_AD_WRITE_NOT_PENDING		0x00000000 /* RWI-V */
#define CR_XL_FB_TLB_AD_WRITE_PENDING			0x00000001 /* -W--T */
#define CR_XL_FB_TLB_CFG                                 0x800002B4 /* RW-4R */
#define CR_XL_FB_TLB_CFG_REPL                                   0:0 /* RWIVF */
#define CR_XL_FB_TLB_CFG_REPL_LRU                        0x00000000 /* RW--V */
#define CR_XL_FB_TLB_CFG_REPL_MRU                        0x00000001 /* RWI-V */
#define CR_XL_FB_TLB_CFG_FLUSH                                  1:1 /* RWIVF */
#define CR_XL_FB_TLB_CFG_FLUSH_NOT_PENDING               0x00000000 /* RWI-V */
#define CR_XL_FB_TLB_CFG_FLUSH_PENDING                   0x00000001 /* -W--T */
#define CR_XL_SYSMEM                                     0x800002B8 /* R--4R */
#define CR_XL_SYSMEM_AMOUNT                                     7:0 /* R-IVF */
#define CR_XL_SYSMEM_AMOUNT_16MB                         0x00000001 /* R---V */
#define CR_XL_SYSMEM_AMOUNT_32MB                         0x00000002 /* R-I-V */
#define CR_XL_SYSMEM_AMOUNT_64MB                         0x00000004 /* R---V */
#define CR_XL_SYSMEM_AMOUNT_96MB                         0x00000006 /* R---V */
#define CR_XL_SYSMEM_AMOUNT_128MB                        0x00000008 /* R---V */
#define CR_XL_SYSMEM_AMOUNT_192MB                        0x0000000C /* R---V */
#define CR_XL_SYSMEM_AMOUNT_256MB                        0x00000010 /* R---V */
#define CR_XL_SYSMEM_AMOUNT_512MB                        0x00000020 /* R---V */
#define CR_XL_SYSMEM_AMOUNT_1024MB                       0x00000040 /* R---V */
#define CR_XL_SYSMEM_AMOUNT_1536MB                       0x00000060 /* R---V */
#define CR_XL_SYSMEM_RAMFULL                                  31:31 /* R--VF */
#define CR_XL_GART_PTE			     0x0007FFFF:0x00000000 /* RW--M */
#define CR_XL_GART_PTE_STATE				       0:0 /* RWXVF */
#define CR_XL_GART_PTE_STATE_INVALID			0x00000000 /* RW--V */
#define CR_XL_GART_PTE_STATE_VALID			0x00000001 /* RW--V */
#define CR_XL_GART_PTE_TRANSLATION			     31:12 /* RWXVF */
#define CR_XL_FBIO_CALSEL                               0x800002C4 /* RW-4R */
#define CR_XL_FBIO_CALSEL_SOURCE                               3:0 /* RWIVF */
#define CR_XL_FBIO_CALSEL_SOURCE_VCC_A                  0x00000000 /* RWI-V */
#define CR_XL_FBIO_CALSEL_SOURCE_VCC_B                  0x00000001 /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_VCC_C                  0x00000002 /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_VCC_D                  0x00000003 /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_VCCQ_A                 0x00000004 /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_VCCQ_B                 0x00000005 /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_VCCQ_C                 0x00000006 /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_VCCQ_D                 0x00000007 /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_PCI                    0x00000008 /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_CORE                   0x00000009 /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_RESERVED0              0x0000000A /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_RESERVED1              0x0000000B /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_RESERVED2              0x0000000C /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_RESERVED3              0x0000000D /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_RESERVED4              0x0000000E /* RW--V */
#define CR_XL_FBIO_CALSEL_SOURCE_RESERVED5              0x0000000F /* RW--V */
#define CR_XL_FBIO_CALSEL_REF_SEL                              8:8 /* RWIVF */
#define CR_XL_FBIO_CALSEL_REF_SEL_XTAL                  0x00000000 /* RWI-V */
#define CR_XL_FBIO_CALSEL_REF_SEL_PCICLK                0x00000001 /* RW--V */
#define CR_XL_FBIO_CALSEL_REF_DIV                            19:16 /* RWIVF */
#define CR_XL_FBIO_CALSEL_REF_DIV_0                     0x00000000 /* RWI-V */
#define CR_XL_FBIO_CALSEL_REF_DIV_4                     0x00000004 /* RW--V */
#define CR_XL_FBIO_CALSEL_REF_DIV_16                    0x0000000F /* RW--V */
#define CR_XL_FBIO_CALSEL_OSC                                20:20 /* RWIVF */
#define CR_XL_FBIO_CALSEL_OSC_ON                        0x00000000 /* RWI-V */
#define CR_XL_FBIO_CALSEL_PN_RATIO                           21:21 /* RWIVF */
#define CR_XL_FBIO_CALSEL_PN_RATIO_ON                   0x00000000 /* RWI-V */
#define CR_XL_FBIO_CALCNT                               0x800002C8 /* R--4R */
#define CR_XL_FBIO_CALCNT_FBIO_CALCNT                         31:0 /* R--UF */
#define CR_XL_FBIO_CALPN                                0x800002CC /* R--4R */
#define CR_XL_FBIO_CALPN_FBIO_CALPN                           31:0 /* R--UF */
#define CR_XL_GART_CONTROL				0x800002D0 /* RW-4R */
#define CR_XL_GART_CONTROL_CACHE			       0:0 /* RWIVF */
#define CR_XL_GART_CONTROL_CACHE_DISABLE		0x00000000 /* RWI-V */
#define CR_XL_GART_CONTROL_CACHE_ENABLE			0x00000001 /* RW--V */
#define CR_XL_GART_CONTROL_FLUSH			       2:2 /* RWIVF */
#define CR_XL_GART_CONTROL_FLUSH_NOT_PENDING		0x00000000 /* RWI-V */
#define CR_XL_GART_CONTROL_FLUSH_PENDING		0x00000001 /* -W--T */
#define CR_XL_GART_CONTROL_SERR_ENABLE			       4:4 /* RWIVF */
#define CR_XL_GART_CONTROL_SERR_ENABLE_OFF		0x00000000 /* RWI-V */
#define CR_XL_GART_CONTROL_SERR_ENABLE_ON		0x00000001 /* RW--V */
#define CR_XL_GART_STATUS				0x800002D4 /* RW-4R */
#define CR_XL_GART_STATUS_DIRECTORY_ERROR		       0:0 /* RWIVF */
#define CR_XL_GART_STATUS_DIRECTORY_ERROR_NOT_PENDING	0x00000000 /* R-I-V */
#define CR_XL_GART_STATUS_DIRECTORY_ERROR_PENDING	0x00000001 /* R---V */
#define CR_XL_GART_STATUS_DIRECTORY_ERROR_SET		0x00000001 /* -W--C */
#define CR_XL_GART_STATUS_PAGE_TABLE_ERROR		       2:2 /* RWIVF */
#define CR_XL_GART_STATUS_PAGE_TABLE_ERROR_NOT_PENDING	0x00000000 /* R-I-V */
#define CR_XL_GART_STATUS_PAGE_TABLE_ERROR_PENDING	0x00000001 /* R---V */
#define CR_XL_GART_STATUS_PAGE_TABLE_ERROR_SET		0x00000001 /* -W--C */
#define CR_XL_APERTURE_BASE				0x800002D8 /* RW-4R */
#define CR_XL_APERTURE_BASE_24_0			      24:0 /* C-IVF */
#define CR_XL_APERTURE_BASE_24_0_ZERO			0x00000000 /* C-I-V */
#define CR_XL_APERTURE_BASE_31_25			     31:25 /* RWIVF */
#define CR_XL_APERTURE_BASE_31_25_2GB			0x00000040 /* RWI-V */
#define CR_XL_APERTURE_LIMIT				0x800002DC /* RW-4R */
#define CR_XL_APERTURE_LIMIT_24_0			      24:0 /* C-IVF */
#define CR_XL_APERTURE_LIMIT_24_0_0X1FFFFFF		0x01FFFFFF /* C-I-V */
#define CR_XL_APERTURE_LIMIT_31_25			     31:25 /* RWIVF */
#define CR_XL_APERTURE_LIMIT_31_25_3GB			0x0000005F /* RWI-V */
#define CR_XL_APERTURE_LIMIT_31_25_4GB			0x0000007F /* RW--V */
#define CR_XL_GART_DIRECTORY(i)			(0x800002E0+(i)*4) /* RW-4A */
#define CR_XL_GART_DIRECTORY__SIZE_1				 8 /*       */
#define CR_XL_GART_DIRECTORY_STATE			       0:0 /* RWIVF */
#define CR_XL_GART_DIRECTORY_STATE_INVALID		0x00000000 /* RWI-V */
#define CR_XL_GART_DIRECTORY_STATE_VALID		0x00000001 /* RW--V */
#define CR_XL_GART_DIRECTORY_PTE_POINTER		     31:12 /* RWXVF */
#define CR_XL_CFG_0                                       0x80000200 /* C--4R */
#define CR_XL_CFG_0_VENDOR_ID                                   15:0 /* C-IVF */
#define CR_XL_CFG_0_VENDOR_ID_NVIDIA                      0x000010DE /* C-I-V */
#define CR_XL_CFG_0_DEVICE_ID                                  31:16 /* C-IVF */
#define CR_XL_CFG_0_DEVICE_ID_MEM_CTRL                    0x000001AD /* C-I-V */
#define CR_XL_CFG_1                                       0x80000204 /* C--4R */
#define CR_XL_CFG_1_IO_SPACE                                     0:0 /* C-IVF */
#define CR_XL_CFG_1_IO_SPACE_DISABLED                     0x00000000 /* C-I-V */
#define CR_XL_CFG_1_MEMORY_SPACE                                 1:1 /* C-IVF */
#define CR_XL_CFG_1_MEMORY_SPACE_DISABLED                 0x00000000 /* C-I-V */
#define CR_XL_CFG_1_BUS_MASTER                                   2:2 /* C-IVF */
#define CR_XL_CFG_1_BUS_MASTER_DISABLED                   0x00000000 /* C-I-V */
#define CR_XL_CFG_1_SPECIAL_CYCLE                                3:3 /* C-IVF */
#define CR_XL_CFG_1_SPECIAL_CYCLE_DISABLED                0x00000000 /* C-I-V */
#define CR_XL_CFG_1_WRITE_AND_INVAL                              4:4 /* C-IVF */
#define CR_XL_CFG_1_WRITE_AND_INVAL_DISABLED              0x00000000 /* C-I-V */
#define CR_XL_CFG_1_PALETTE_SNOOP                                5:5 /* C-IVF */
#define CR_XL_CFG_1_PALETTE_SNOOP_DISABLED                0x00000000 /* C-I-V */
#define CR_XL_CFG_1_PERR                                         6:6 /* C-IVF */
#define CR_XL_CFG_1_PERR_DISABLED                         0x00000000 /* C-I-V */
#define CR_XL_CFG_1_STEP                                         7:7 /* C-IVF */
#define CR_XL_CFG_1_STEP_DISABLED                         0x00000000 /* C-I-V */
#define CR_XL_CFG_1_SERR                                         8:8 /* C-IVF */
#define CR_XL_CFG_1_SERR_DISABLED                         0x00000000 /* C-I-V */
#define CR_XL_CFG_1_BACK2BACK                                    9:9 /* C-IVF */
#define CR_XL_CFG_1_BACK2BACK_DISABLED                    0x00000000 /* C-I-V */
#define CR_XL_CFG_1_CAPLIST                                    20:20 /* C-IVF */
#define CR_XL_CFG_1_CAPLIST_NOT_PRESENT                   0x00000000 /* C-I-V */
#define CR_XL_CFG_1_66MHZ                                      21:21 /* C-IVF */
#define CR_XL_CFG_1_66MHZ_CAPABLE                         0x00000001 /* C-I-V */
#define CR_XL_CFG_1_FAST_BACK2BACK                             23:23 /* C-IVF */
#define CR_XL_CFG_1_FAST_BACK2BACK_INCAPABLE              0x00000000 /* C-I-V */
#define CR_XL_CFG_1_MASTER_DATA_PERR                           24:24 /* C-IVF */
#define CR_XL_CFG_1_MASTER_DATA_PERR_NOT_ACTIVE           0x00000000 /* C-I-V */
#define CR_XL_CFG_1_MASTER_DATA_PERR_ACTIVE               0x00000001 /* ----V */
#define CR_XL_CFG_1_MASTER_DATA_PERR_CLEAR                0x00000001 /* ----V */
#define CR_XL_CFG_1_DEVSEL_TIMING                              26:25 /* C-IVF */
#define CR_XL_CFG_1_DEVSEL_TIMING_FAST                    0x00000000 /* C-I-V */
#define CR_XL_CFG_1_DEVSEL_TIMING_MEDIUM                  0x00000001 /* ----V */
#define CR_XL_CFG_1_DEVSEL_TIMING_SLOW                    0x00000002 /* ----V */
#define CR_XL_CFG_1_SIGNALED_TARGET                            27:27 /* C-IVF */
#define CR_XL_CFG_1_SIGNALED_TARGET_NO_ABORT              0x00000000 /* C-I-V */
#define CR_XL_CFG_1_SIGNALED_TARGET_ABORT                 0x00000001 /* ----V */
#define CR_XL_CFG_1_SIGNALED_TARGET_CLEAR                 0x00000001 /* ----V */
#define CR_XL_CFG_1_RECEIVED_TARGET                            28:28 /* C-IVF */
#define CR_XL_CFG_1_RECEIVED_TARGET_NO_ABORT              0x00000000 /* C-I-V */
#define CR_XL_CFG_1_RECEIVED_TARGET_ABORT                 0x00000001 /* ----V */
#define CR_XL_CFG_1_RECEIVED_TARGET_CLEAR                 0x00000001 /* ----V */
#define CR_XL_CFG_1_RECEIVED_MASTER                            29:29 /* C-IVF */
#define CR_XL_CFG_1_RECEIVED_MASTER_NO_ABORT              0x00000000 /* C-I-V */
#define CR_XL_CFG_1_RECEIVED_MASTER_ABORT                 0x00000001 /* ----V */
#define CR_XL_CFG_1_RECEIVED_MASTER_CLEAR                 0x00000001 /* ----V */
#define CR_XL_CFG_1_SIGNALED_SERR                              30:30 /* C-IVF */
#define CR_XL_CFG_1_SIGNALED_SERR_NOT_ACTIVE              0x00000000 /* C-I-V */
#define CR_XL_CFG_1_SIGNALED_SERR_ACTIVE                  0x00000001 /* ----V */
#define CR_XL_CFG_1_SIGNALED_SERR_CLEAR                   0x00000001 /* ----V */
#define CR_XL_CFG_1_DETECTED_PERR                              31:31 /* C-IVF */
#define CR_XL_CFG_1_DETECTED_PERR_NOT_ACTIVE              0x00000000 /* C-I-V */
#define CR_XL_CFG_1_DETECTED_PERR_ACTIVE                  0x00000001 /* ----V */
#define CR_XL_CFG_1_DETECTED_PERR_CLEAR                   0x00000001 /* ----V */
#define CR_XL_CFG_2                                       0x80000208 /* R--4R */
#define CR_XL_CFG_2_REVISION_ID                                  7:0 /* R--VF */
#define CR_XL_CFG_2_REVISION_ID_A01                       0x000000A1 /* R---V */
#define CR_XL_CFG_2_REVISION_ID_A02                       0x000000A2 /* R---V */
#define CR_XL_CFG_2_CLASS_CODE                                  31:8 /* R--VF */
#define CR_XL_CFG_2_CLASS_CODE_MEM_CTRL                   0x00050000 /* R---V */
#define CR_XL_CFG_3                                       0x8000020C /* C--4R */
#define CR_XL_CFG_3_CACHE_LINE_SIZE                              7:0 /* C-IVF */
#define CR_XL_CFG_3_CACHE_LINE_SIZE_0                     0x00000000 /* C-I-V */
#define CR_XL_CFG_3_CACHE_LINE_SIZE_32                    0x00000020 /* ----V */
#define CR_XL_CFG_3_CACHE_LINE_SIZE_64                    0x00000040 /* ----V */
#define CR_XL_CFG_3_LATENCY_TIMER                              15:11 /* C-IVF */
#define CR_XL_CFG_3_LATENCY_TIMER_0_CLOCKS                0x00000000 /* C-I-V */
#define CR_XL_CFG_3_LATENCY_TIMER_8_CLOCKS                0x00000001 /* ----V */
#define CR_XL_CFG_3_LATENCY_TIMER_240_CLOCKS              0x0000001E /* ----V */
#define CR_XL_CFG_3_LATENCY_TIMER_248_CLOCKS              0x0000001F /* ----V */
#define CR_XL_CFG_3_HEADER_TYPE_DEVICE                         22:16 /* C-IVF */
#define CR_XL_CFG_3_HEADER_TYPE_DEVICE_NON_BRIDGE         0x00000000 /* C-I-V */
#define CR_XL_CFG_3_HEADER_TYPE_DEVICE_P2P_BRIDGE         0x00000001 /* ----V */
#define CR_XL_CFG_3_HEADER_TYPE_FUNC                           23:23 /* C-IVF */
#define CR_XL_CFG_3_HEADER_TYPE_FUNC_SINGLEFUNC           0x00000000 /* ----V */
#define CR_XL_CFG_3_HEADER_TYPE_FUNC_MULTIFUNC            0x00000001 /* C-I-V */
#define CR_XL_CFG_4(i)                            (0x80000210+(i)*4) /* C--4A */
#define CR_XL_CFG_4__SIZE_1                                        7 /*       */
#define CR_XL_CFG_4_RESERVED                                    31:0 /* C-IVF */
#define CR_XL_CFG_4_RESERVED_0                            0x00000000 /* C-I-V */
#define CR_XL_CFG_11                                      0x8000022C /* C--4R */
#define CR_XL_CFG_11_SUBSYSTEM_VENDOR_ID                        15:0 /* C-IVF */
#define CR_XL_CFG_11_SUBSYSTEM_VENDOR_ID_NONE             0x00000000 /* C-I-V */
#define CR_XL_CFG_11_SUBSYSTEM_ID                              31:16 /* C-IVF */
#define CR_XL_CFG_11_SUBSYSTEM_ID_NONE                    0x00000000 /* C-I-V */
#define CR_XL_CFG_12                                      0x80000230 /* C--4R */
#define CR_XL_CFG_12_RESERVED                                   31:0 /* C-IVF */
#define CR_XL_CFG_12_RESERVED_0                           0x00000000 /* C-I-V */
#define CR_XL_CFG_13                                      0x80000234 /* C--4R */
#define CR_XL_CFG_13_CAP_PTR                                     7:0 /* C-IVF */
#define CR_XL_CFG_13_CAP_PTR_NONE                         0x00000000 /* C-I-V */
#define CR_XL_CFG_14                                      0x80000238 /* C--4R */
#define CR_XL_CFG_14_RESERVED                                   31:0 /* C-IVF */
#define CR_XL_CFG_14_RESERVED_0                           0x00000000 /* C-I-V */
#define CR_XL_CFG_15                                      0x8000023C /* C--4R */
#define CR_XL_CFG_15_INTR_LINE                                   7:0 /* C-IVF */
#define CR_XL_CFG_15_INTR_LINE_IRQ0                       0x00000000 /* C-I-V */
#define CR_XL_CFG_15_INTR_PIN                                   15:8 /* C-IVF */
#define CR_XL_CFG_15_INTR_PIN_NONE                        0x00000000 /* C-I-V */
#define CR_XL_CFG_15_INTR_PIN_INTA                        0x00000001 /* ----V */
#define CR_XL_CFG_15_INTR_PIN_INTB                        0x00000002 /* ----V */
#define CR_XL_CFG_15_INTR_PIN_INTC                        0x00000003 /* ----V */
#define CR_XL_CFG_15_INTR_PIN_INTD                        0x00000004 /* ----V */
#define CR_XL_CFG_15_MIN_GNT                                   23:16 /* C-IVF */
#define CR_XL_CFG_15_MIN_GNT_NO_REQUIREMENTS              0x00000000 /* C-I-V */
#define CR_XL_CFG_15_MIN_GNT_750NS                        0x00000003 /* ----V */
#define CR_XL_CFG_15_MAX_LAT                                   31:24 /* C-IVF */
#define CR_XL_CFG_15_MAX_LAT_NO_REQUIREMENTS              0x00000000 /* C-I-V */
#define CR_XL_CFG_15_MAX_LAT_250NS                        0x00000001 /* ----V */
/* dev_cr_cpu.ref */
#define CR_CPU                                0x800000FF:0x80000000 /* RW--D */
#define CR_CPU_CST                            0x800003FF:0x80000300 /* RW--D */
#define CR_CPU_PCI_0                                     0x80000000 /* R--4R */
#define CR_CPU_PCI_0_VENDOR_ID                                 15:0 /* C--VF */
#define CR_CPU_PCI_0_VENDOR_ID_NVIDIA                    0x000010DE /* C---V */
#define CR_CPU_PCI_0_DEVICE_ID                                31:16 /* R--VF */
#define CR_CPU_PCI_0_DEVICE_ID_NV1B_AMD                  0x000001A4 /* R---V */
#define CR_CPU_PCI_0_DEVICE_ID_NV1B_P6                   0x000001A5 /* R---V */
#define CR_CPU_PCI_0_DEVICE_ID_NV1B_TUALATIN             0x000001A6 /* R---V */
#define CR_CPU_PCI_1                                     0x80000004 /* R--4R */
#define CR_CPU_PCI_1_IO_SPACE                                   0:0 /* C--VF */
#define CR_CPU_PCI_1_IO_SPACE_DISABLED                   0x00000000 /* C---V */
#define CR_CPU_PCI_1_IO_SPACE_ENABLED                    0x00000001 /* ----V */
#define CR_CPU_PCI_1_MEMORY_SPACE                               1:1 /* C--VF */
#define CR_CPU_PCI_1_MEMORY_SPACE_DISABLED               0x00000000 /* ----V */
#define CR_CPU_PCI_1_MEMORY_SPACE_ENABLED                0x00000001 /* C---V */
#define CR_CPU_PCI_1_BUS_MASTER                                 2:2 /* C--VF */
#define CR_CPU_PCI_1_BUS_MASTER_DISABLED                 0x00000000 /* ----V */
#define CR_CPU_PCI_1_BUS_MASTER_ENABLED                  0x00000001 /* C---V */
#define CR_CPU_PCI_1_CAPLIST                                  20:20 /* C--VF */
#define CR_CPU_PCI_1_CAPLIST_NOT_PRESENT                 0x00000000 /* ----V */
#define CR_CPU_PCI_1_CAPLIST_PRESENT                     0x00000001 /* C---V */
#define CR_CPU_PCI_1_66MHZ                                    21:21 /* C--VF */
#define CR_CPU_PCI_1_66MHZ_NOT_CAPABLE                   0x00000000 /* ----V */
#define CR_CPU_PCI_1_66MHZ_CAPABLE                       0x00000001 /* C---V */
#define CR_CPU_PCI_2                                     0x80000008 /* R--4R */
#define CR_CPU_PCI_2_REVISION_ID                                7:0 /* C--VF */
#define CR_CPU_PCI_2_REVISION_ID_A01                     0x000000A1 /* C---V */
#define CR_CPU_PCI_2_REVISION_ID_A02                     0x000000A2 /* ----V */
#define CR_CPU_PCI_2_REVISION_ID_B01                     0x000000B1 /* ----V */
#define CR_CPU_PCI_2_INTERFACE                                 15:8 /* C--VF */
#define CR_CPU_PCI_2_INTERFACE_HOST_BRIDGE               0x00000000 /* C---V */
#define CR_CPU_PCI_2_SUBCLASS                                 23:16 /* C--VF */
#define CR_CPU_PCI_2_SUBCLASS_HOST_BRIDGE                0x00000000 /* C---V */
#define CR_CPU_PCI_2_CLASS                                    31:24 /* C--VF */
#define CR_CPU_PCI_2_CLASS_BRIDGE                        0x00000006 /* C---V */
#define CR_CPU_PCI_3                                     0x8000000C /* R--4R */
#define CR_CPU_PCI_3_LATENCY_TIMER                             15:8 /* C--VF */
#define CR_CPU_PCI_3_LATENCY_TIMER_0_CLOCKS              0x00000000 /* C---V */
#define CR_CPU_PCI_3_HEADER_TYPE                              23:16 /* C--VF */
#define CR_CPU_PCI_3_HEADER_TYPE_MULTIFUNC               0x00000080 /* C---V */
#define CR_CPU_PCI_3_HEADER_TYPE_SINGLEFUNC              0x00000000 /* ----V */
#define CR_CPU_PCI_4                                     0x80000010 /* RW-4R */
#define CR_CPU_PCI_4_SPACE_TYPE                                 0:0 /* C--VF */
#define CR_CPU_PCI_4_SPACE_TYPE_MEMORY                   0x00000000 /* C---V */
#define CR_CPU_PCI_4_SPACE_TYPE_IO                       0x00000001 /* ----V */
#define CR_CPU_PCI_4_ADDRESS_TYPE                               2:1 /* C--VF */
#define CR_CPU_PCI_4_ADDRESS_TYPE_32_BIT                 0x00000000 /* C---V */
#define CR_CPU_PCI_4_ADDRESS_TYPE_20_BIT                 0x00000001 /* ----V */
#define CR_CPU_PCI_4_ADDRESS_TYPE_64_BIT                 0x00000002 /* ----V */
#define CR_CPU_PCI_4_PREFETCHABLE                               3:3 /* C--VF */
#define CR_CPU_PCI_4_PREFETCHABLE_NOT                    0x00000000 /* ----V */
#define CR_CPU_PCI_4_PREFETCHABLE_MERGABLE               0x00000001 /* C---V */
#define CR_CPU_PCI_4_BASE_LOWER_ADDRESS                       28:25 /* RWXUF */
#define CR_CPU_PCI_4_BASE_UPPER_ADDRESS                       31:29 /* RWXUF */
#define CR_CPU_PCI_4_BASE_ADDRESS_512MB                       31:29 /* RWXUF */
#define CR_CPU_PCI_4_BASE_ADDRESS_256MB                       31:28 /* RWXUF */
#define CR_CPU_PCI_4_BASE_ADDRESS_128MB                       31:27 /* RWXUF */
#define CR_CPU_PCI_4_BASE_ADDRESS_64MB                        31:26 /* RWXUF */
#define CR_CPU_PCI_4_BASE_ADDRESS_32MB                        31:25 /* RWXUF */
#define CR_CPU_PCI_13                                    0x80000034 /* R--4R */
#define CR_CPU_PCI_13_CAP_PTR                                   7:0 /* C--VF */
#define CR_CPU_PCI_13_CAP_PTR_AGP                        0x00000040 /* C---V */
#define CR_CPU_AGP_0                                     0x80000040 /* R--4R */
#define CR_CPU_AGP_0_CAP_ID                                     7:0 /* C--VF */
#define CR_CPU_AGP_0_CAP_ID_AGP                          0x00000002 /* C---V */
#define CR_CPU_AGP_0_NEXT_PTR                                  15:8 /* C--VF */
#define CR_CPU_AGP_0_NEXT_PTR_LDT                        0x00000060 /* C---V */
#define CR_CPU_AGP_0_AGP_REV_MINOR                            19:16 /* C--VF */
#define CR_CPU_AGP_0_AGP_REV_MINOR_0                     0x00000000 /* C---V */
#define CR_CPU_AGP_0_AGP_REV_MAJOR                            23:20 /* C--VF */
#define CR_CPU_AGP_0_AGP_REV_MAJOR_2                     0x00000002 /* C---V */
#define CR_CPU_AGP_1                                     0x80000044 /* R--4R */
#define CR_CPU_AGP_1_STATUS_RQ                                31:24 /* C--VF */
#define CR_CPU_AGP_1_STATUS_RQ_32                        0x0000001F /* C---V */
#define CR_CPU_AGP_1_STATUS_SBA                                 9:9 /* C--VF */
#define CR_CPU_AGP_1_STATUS_SBA_NONE                     0x00000000 /* ----V */
#define CR_CPU_AGP_1_STATUS_SBA_CAPABLE                  0x00000001 /* C---V */
#define CR_CPU_AGP_1_STATUS_4G                                  5:5 /* C--VF */
#define CR_CPU_AGP_1_STATUS_4G_NONE                      0x00000000 /* C---V */
#define CR_CPU_AGP_1_STATUS_4G_CAPABLE                   0x00000001 /* ----V */
#define CR_CPU_AGP_1_STATUS_FW                                  4:4 /* C--VF */
#define CR_CPU_AGP_1_STATUS_FW_NONE                      0x00000000 /* ----V */
#define CR_CPU_AGP_1_STATUS_FW_CAPABLE                   0x00000001 /* C---V */
#define CR_CPU_AGP_1_STATUS_RATE                                2:0 /* C--VF */
#define CR_CPU_AGP_1_STATUS_RATE_1X                      0x00000001 /* ----V */
#define CR_CPU_AGP_1_STATUS_RATE_2X                      0x00000002 /* ----V */
#define CR_CPU_AGP_1_STATUS_RATE_1X_AND_2X               0x00000003 /* ----V */
#define CR_CPU_AGP_1_STATUS_RATE_4X                      0x00000004 /* ----V */
#define CR_CPU_AGP_1_STATUS_RATE_1X_2X_4X                0x00000007 /* C---V */
#define CR_CPU_AGP_2                                     0x80000048 /* RW-4R */
#define CR_CPU_AGP_2_COMMAND_SBA_EN                             9:9 /* RWIVF */
#define CR_CPU_AGP_2_COMMAND_SBA_EN_DISABLED             0x00000000 /* RWI-V */
#define CR_CPU_AGP_2_COMMAND_SBA_EN_ENABLED              0x00000001 /* RW--V */
#define CR_CPU_AGP_2_COMMAND_AGP_EN                             8:8 /* RWIVF */
#define CR_CPU_AGP_2_COMMAND_AGP_EN_DISABLED             0x00000000 /* RWI-V */
#define CR_CPU_AGP_2_COMMAND_AGP_EN_ENABLED              0x00000001 /* RW--V */
#define CR_CPU_AGP_2_COMMAND_FW_EN                              4:4 /* RWIVF */
#define CR_CPU_AGP_2_COMMAND_FW_EN_DISABLED              0x00000000 /* RWI-V */
#define CR_CPU_AGP_2_COMMAND_FW_EN_ENABLED               0x00000001 /* RW--V */
#define CR_CPU_AGP_2_COMMAND_DATA_RATE                          2:0 /* RWIUF */
#define CR_CPU_AGP_2_COMMAND_DATA_RATE_1X                0x00000001 /* RWI-V */
#define CR_CPU_AGP_2_COMMAND_DATA_RATE_2X                0x00000002 /* RW--V */
#define CR_CPU_AGP_2_COMMAND_DATA_RATE_4X                0x00000004 /* RW--V */
#define CR_CPU_LDT_0                                     0x80000060 /* R--4R */
#define CR_CPU_LDT_0_CAP_ID                                     7:0 /* C--VF */ 
#define CR_CPU_LDT_0_CAP_ID_LDT                          0x00000008 /* C---V */
#define CR_CPU_LDT_0_CAP_NEXT_PTR                              15:8 /* C--VF */ 
#define CR_CPU_LDT_0_CAP_NEXT_PTR_NULL                   0x00000000 /* C---V */ 
#define CR_CPU_LDT_0_CMD_WARM_RESET                           16:16 /* C--VF */
#define CR_CPU_LDT_0_CMD_WARM_RESET_COLD                 0x00000000 /* ----V */
#define CR_CPU_LDT_0_CMD_WARM_RESET_WARM                 0x00000001 /* C---V */
#define CR_CPU_LDT_0_CMD_DOUBLE_END                           17:17 /* C--VF */ 
#define CR_CPU_LDT_0_CMD_DOUBLE_END_FALSE                0x00000000 /* C---V */
#define CR_CPU_LDT_0_CMD_CAP_TYPE                             31:29 /* C--VF */ 
#define CR_CPU_LDT_0_CMD_CAP_TYPE_HOST                   0x00000001 /* C---V */
#define CR_CPU_LDT_1                                     0x80000064 /* RW-4R */
#define CR_CPU_LDT_1_CTRL_CRC_FLOOD_EN                          1:1 /* C--VF */
#define CR_CPU_LDT_1_CTRL_CRC_FLOOD_EN_OFF               0x00000000 /* C---V */
#define CR_CPU_LDT_1_CTRL_CRC_FLOOD_EN__PROD             0x00000000 /* C---V */
#define CR_CPU_LDT_1_CTRL_CRC_TEST                              2:2 /* C--VF */
#define CR_CPU_LDT_1_CTRL_CRC_TEST_IDLE                  0x00000000 /* C---V */
#define CR_CPU_LDT_1_CTRL_CRC_TEST__PROD                 0x00000000 /* C---V */
#define CR_CPU_LDT_1_CTRL_CRC_FORCE_ERR                         3:3 /* RWIVF */
#define CR_CPU_LDT_1_CTRL_CRC_FORCE_ERR_OFF              0x00000000 /* RWI-V */
#define CR_CPU_LDT_1_CTRL_CRC_FORCE_ERR_ON               0x00000001 /* RW--V */
#define CR_CPU_LDT_1_CTRL_CRC_FORCE_ERR__PROD            0x00000000 /* RW--V */
#define CR_CPU_LDT_1_CTRL_LINK_FAIL                             4:4 /* C--VF */
#define CR_CPU_LDT_1_CTRL_LINK_FAIL_NO                   0x00000000 /* C---V */
#define CR_CPU_LDT_1_CTRL_LINK_FAIL_YES                  0x00000001 /* C---V */
#define CR_CPU_LDT_1_CTRL_LINK_FAIL__PROD                0x00000000 /* C---V */
#define CR_CPU_LDT_1_CTRL_INIT_COMPLETE                         5:5 /* R-IVF */
#define CR_CPU_LDT_1_CTRL_INIT_COMPLETE_NO               0x00000000 /* R-I-V */
#define CR_CPU_LDT_1_CTRL_INIT_COMPLETE_YES              0x00000001 /* R---V */
#define CR_CPU_LDT_1_CTRL_INIT_COMPLETE__PROD            0x00000000 /* R---V */
#define CR_CPU_LDT_1_CTRL_EOC                                   6:6 /* C--VF */
#define CR_CPU_LDT_1_CTRL_EOC_FALSE                      0x00000000 /* C---V */
#define CR_CPU_LDT_1_CTRL_EOC__PROD                      0x00000000 /* C---V */
#define CR_CPU_LDT_1_CTRL_TX_OFF                                7:7 /* C--VF */
#define CR_CPU_LDT_1_CTRL_TX_OFF_NO                      0x00000000 /* C---V */
#define CR_CPU_LDT_1_CTRL_TX_OFF_YES                     0x00000001 /* RW--V */
#define CR_CPU_LDT_1_CTRL_TX_OFF__PROD                   0x00000000 /* C---V */
#define CR_CPU_LDT_1_CTRL_CRC_ERR                              11:8 /* RWIVF */
#define CR_CPU_LDT_1_CTRL_CRC_ERR_NONE                   0x00000000 /* R-I-V */
#define CR_CPU_LDT_1_CTRL_CRC_ERR_BYTE_0                 0x00000001 /* R---V */
#define CR_CPU_LDT_1_CTRL_CRC_ERR_CLEAR_0                0x00000001 /* -W--V */
#define CR_CPU_LDT_1_CTRL_CRC_ERR__PROD                  0x00000000 /* R---V */
#define CR_CPU_LDT_1_CNFG_MAX_LNK_IN                          18:16 /* C--VF */ 
#define CR_CPU_LDT_1_CNFG_MAX_LNK_IN_8                   0x00000000 /* C---V */
#define CR_CPU_LDT_1_CNFG_MAX_LNK_IN__PROD               0x00000000 /* C---V */
#define CR_CPU_LDT_1_CNFG_DW_FC_IN                            19:19 /* C--VF */ 
#define CR_CPU_LDT_1_CNFG_DW_FC_IN_CAP                   0x00000001 /* C---V */
#define CR_CPU_LDT_1_CNFG_DW_FC_IN__PROD                 0x00000001 /* C---V */
#define CR_CPU_LDT_1_CNFG_MAX_LNK_OUT                         22:20 /* C--VF */ 
#define CR_CPU_LDT_1_CNFG_MAX_LNK_OUT_8                  0x00000000 /* C---V */
#define CR_CPU_LDT_1_CNFG_MAX_LNK_OUT__PROD              0x00000000 /* C---V */
#define CR_CPU_LDT_1_CNFG_DW_FC_OUT                           23:23 /* C--VF */ 
#define CR_CPU_LDT_1_CNFG_DW_FC_OUT_CAP                  0x00000001 /* C---V */
#define CR_CPU_LDT_1_CNFG_DW_FC_OUT__PROD                0x00000001 /* C---V */
#define CR_CPU_LDT_1_CNFG_WIDTH_IN                            26:24 /* C--VF */ 
#define CR_CPU_LDT_1_CNFG_WIDTH_IN_8                     0x00000000 /* C---V */
#define CR_CPU_LDT_1_CNFG_WIDTH_IN_16                    0x00000001 /* ----V */
#define CR_CPU_LDT_1_CNFG_WIDTH_IN_32                    0x00000003 /* ----V */
#define CR_CPU_LDT_1_CNFG_WIDTH_IN_2                     0x00000004 /* ----V */
#define CR_CPU_LDT_1_CNFG_WIDTH_IN_4                     0x00000005 /* ----V */
#define CR_CPU_LDT_1_CNFG_WIDTH_IN__PROD                 0x00000000 /* C---V */
#define CR_CPU_LDT_1_CNFG_DW_FC_IN_EN                         27:27 /* RWIVF */
#define CR_CPU_LDT_1_CNFG_DW_FC_IN_EN_OFF                0x00000000 /* RWI-V */
#define CR_CPU_LDT_1_CNFG_DW_FC_IN_EN_ON                 0x00000001 /* RW--V */
#define CR_CPU_LDT_1_CNFG_DW_FC_IN_EN__PROD              0x00000001 /* RW--V */
#define CR_CPU_LDT_1_CNFG_WIDTH_OUT                           30:28 /* C--VF */ 
#define CR_CPU_LDT_1_CNFG_WIDTH_OUT_8                    0x00000000 /* C---V */
#define CR_CPU_LDT_1_CNFG_WIDTH_OUT_16                   0x00000001 /* ----V */
#define CR_CPU_LDT_1_CNFG_WIDTH_OUT_32                   0x00000003 /* ----V */
#define CR_CPU_LDT_1_CNFG_WIDTH_OUT_2                    0x00000004 /* ----V */
#define CR_CPU_LDT_1_CNFG_WIDTH_OUT_4                    0x00000005 /* ----V */
#define CR_CPU_LDT_1_CNFG_WIDTH_OUT__PROD                0x00000000 /* C---V */
#define CR_CPU_LDT_1_CNFG_DW_FC_OUT_EN                        31:31 /* RWIVF */
#define CR_CPU_LDT_1_CNFG_DW_FC_OUT_EN_OFF               0x00000000 /* RWI-V */
#define CR_CPU_LDT_1_CNFG_DW_FC_OUT_EN_ON                0x00000001 /* RW--V */
#define CR_CPU_LDT_1_CNFG_DW_FC_OUT_EN__PROD             0x00000001 /* RW--V */
#define CR_CPU_LDT_2                                     0x80000068 /* RW-4R */
#define CR_CPU_LDT_2_REV_MINOR                                  3:0 /* C--VF */
#define CR_CPU_LDT_2_REV_MINOR_0                         0x00000000 /* C---V */
#define CR_CPU_LDT_2_REV_MAJOR                                  7:4 /* C--VF */
#define CR_CPU_LDT_2_REV_MAJOR_1                         0x00000001 /* C---V */
#define CR_CPU_LDT_2_FREQ                                      11:8 /* C--VF */
#define CR_CPU_LDT_2_FREQ_200                            0x00000000 /* C---V */
#define CR_CPU_LDT_2_FREQ_300                            0x00000001 /* ----V */
#define CR_CPU_LDT_2_FREQ_400                            0x00000002 /* ----V */
#define CR_CPU_LDT_2_FREQ_500                            0x00000003 /* ----V */
#define CR_CPU_LDT_2_FREQ_600                            0x00000004 /* ----V */
#define CR_CPU_LDT_2_FREQ_800                            0x00000005 /* ----V */
#define CR_CPU_LDT_2_FREQ_1000                           0x00000006 /* ----V */
#define CR_CPU_LDT_3_USER_CNFG                           0x8000006C /* RW-4R */
#define CR_CPU_LDT_3_USER_CNFG_WARM_RESET_                      0:0 /* RWIVF */
#define CR_CPU_LDT_3_USER_CNFG_WARM_RESET__ON            0x00000000 /* RWI-V */
#define CR_CPU_LDT_3_USER_CNFG_WARM_RESET__OFF           0x00000001 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_WARM_RESET___PROD         0x00000000 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_TX_FORCE_ORDER_CYA               1:1 /* RWIVF */
#define CR_CPU_LDT_3_USER_CNFG_TX_FORCE_ORDER_CYA_OFF    0x00000000 /* RWI-V */
#define CR_CPU_LDT_3_USER_CNFG_TX_FORCE_ORDER_CYA_ON     0x00000001 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_TX_FORCE_ORDER_CYA__PROD  0x00000000 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_RX_FORCE_ORDER_CYA               2:2 /* RWIVF */
#define CR_CPU_LDT_3_USER_CNFG_RX_FORCE_ORDER_CYA_OFF    0x00000000 /* RWI-V */
#define CR_CPU_LDT_3_USER_CNFG_RX_FORCE_ORDER_CYA_ON     0x00000001 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_RX_FORCE_ORDER_CYA__PROD  0x00000000 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_TX_NONZERO_SEQID                 3:3 /* RWIVF */
#define CR_CPU_LDT_3_USER_CNFG_TX_NONZERO_SEQID_OFF      0x00000000 /* RWI-V */
#define CR_CPU_LDT_3_USER_CNFG_TX_NONZERO_SEQID_ON       0x00000001 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_TX_NONZERO_SEQID__PROD    0x00000000 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_RX_APC_FORCE_ISO                 4:4 /* RWIVF */
#define CR_CPU_LDT_3_USER_CNFG_RX_APC_FORCE_ISO_OFF      0x00000000 /* RWI-V */
#define CR_CPU_LDT_3_USER_CNFG_RX_APC_FORCE_ISO_ON       0x00000001 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_RX_APC_FORCE_ISO__PROD    0x00000000 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_PWR_MGMT_DISABLE_CYA             5:5 /* RWIVF */
#define CR_CPU_LDT_3_USER_CNFG_PWR_MGMT_DISABLE_CYA_OFF  0x00000000 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_PWR_MGMT_DISABLE_CYA_ON   0x00000001 /* RWI-V */
#define CR_CPU_LDT_3_USER_CNFG_PWR_MGMT_DISABLE_CYA__PROD 0x0000000 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_PROBE_TIMEOUT                   15:8 /* RWIVF */
#define CR_CPU_LDT_3_USER_CNFG_PROBE_TIMEOUT_8CLKS       0x00000001 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_PROBE_TIMEOUT_16CLKS      0x00000003 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_PROBE_TIMEOUT_32CLKS      0x00000007 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_PROBE_TIMEOUT_64CLKS      0x0000000f /* RWI-V */
#define CR_CPU_LDT_3_USER_CNFG_PROBE_TIMEOUT_128CLKS     0x0000001f /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_PROBE_TIMEOUT_256CLKS     0x0000003f /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_PROBE_TIMEOUT_512CLKS     0x0000007f /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_PROBE_TIMEOUT_1024CLKS    0x000000ff /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_PROBE_TIMEOUT__PROD       0x0000000f /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_SYSIDLE_TIMEOUT                23:16 /* RWIVF */
#define CR_CPU_LDT_3_USER_CNFG_SYSIDLE_TIMEOUT_8CLKS     0x00000001 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_SYSIDLE_TIMEOUT_16CLKS    0x00000003 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_SYSIDLE_TIMEOUT_32CLKS    0x00000007 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_SYSIDLE_TIMEOUT_64CLKS    0x0000000f /* RWI-V */
#define CR_CPU_LDT_3_USER_CNFG_SYSIDLE_TIMEOUT_128CLKS   0x0000001f /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_SYSIDLE_TIMEOUT_256CLKS   0x0000003f /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_SYSIDLE_TIMEOUT_512CLKS   0x0000007f /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_SYSIDLE_TIMEOUT_1024CLKS  0x000000ff /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_SYSIDLE_TIMEOUT__PROD     0x0000000f /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_DRAM_TIMEOUT                   31:24 /* RWIVF */
#define CR_CPU_LDT_3_USER_CNFG_DRAM_TIMEOUT_64CLKS       0x00000001 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_DRAM_TIMEOUT_128CLKS      0x00000003 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_DRAM_TIMEOUT_256CLKS      0x00000007 /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_DRAM_TIMEOUT_512CLKS      0x0000000f /* RWI-V */
#define CR_CPU_LDT_3_USER_CNFG_DRAM_TIMEOUT_1024CLKS     0x0000001f /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_DRAM_TIMEOUT_2048CLKS     0x0000003f /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_DRAM_TIMEOUT_4096CLKS     0x0000007f /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_DRAM_TIMEOUT_8192CLKS     0x000000ff /* RW--V */
#define CR_CPU_LDT_3_USER_CNFG_DRAM_TIMEOUT__PROD        0x0000000f /* RW--V */
#define CR_CPU_GRAP                                      0x80000080 /* RW-4R */
#define CR_CPU_GRAP_SIZE                                        3:0 /* RWIVF */
#define CR_CPU_GRAP_SIZE_32MB                            0x0000000F /* RWI-V */
#define CR_CPU_GRAP_SIZE_64MB                            0x0000000E /* RW--V */
#define CR_CPU_GRAP_SIZE_128MB                           0x0000000C /* RW--V */
#define CR_CPU_GRAP_SIZE_256MB                           0x00000008 /* RW--V */
#define CR_CPU_GRAP_SIZE_512MB                           0x00000000 /* RW--V */
#define CR_CPU_GRAP_ENABLE                                      8:8 /* RWIVF */
#define CR_CPU_GRAP_ENABLE_FALSE                         0x00000000 /* RWI-V */
#define CR_CPU_GRAP_ENABLE_TRUE                          0x00000001 /* RW--V */
#define CR_CPU_MEMTOP                                    0x80000084 /* RW-4R */
#define CR_CPU_MEMTOP_LIMIT                                   31:24 /* RWIVF */
#define CR_CPU_MEMTOP_LIMIT_16MB                         0x00000000 /* RWI-V */
#define CR_CPU_MEMTOP_LIMIT_32MB                         0x00000001 /* RW--V */
#define CR_CPU_MEMTOP_LIMIT_48MB                         0x00000002 /* RW--V */
#define CR_CPU_MEMTOP_LIMIT_64MB                         0x00000003 /* RW--V */
#define CR_CPU_MEMTOP_LIMIT_128MB                        0x00000007 /* RW--V */
#define CR_CPU_MEMTOP_LIMIT_256MB                        0x0000000F /* RW--V */
#define CR_CPU_MEMTOP_LIMIT_512MB                        0x0000001F /* RW--V */
#define CR_CPU_MEMTOP_LIMIT_1GB                          0x0000003F /* RW--V */
#define CR_CPU_MEMTOP_LIMIT_2GB                          0x0000007F /* RW--V */
#define CR_CPU_MEMTOP_RESERVED                                 23:0 /* C--VF */
#define CR_CPU_MEMTOP_RESERVED_FFFFFF                    0x00FFFFFF /* C---V */
#define CR_CPU_MISC                                      0x80000088 /* RW-4R */
#define CR_CPU_MISC_MDA                                         0:0 /* RWIVF */
#define CR_CPU_MISC_MDA_AGP                              0x00000000 /* RW--V */
#define CR_CPU_MISC_MDA_PCI                              0x00000001 /* RWI-V */
#define CR_CPU_PREF                                      0x8000008C /* RW-4R */
#define CR_CPU_PREF_CONF                                        2:0 /* RWIVF */
#define CR_CPU_PREF_CONF_NOHISTORY                       0x00000000 /* RW--V */
#define CR_CPU_PREF_CONF_CORRECTED                       0x00000001 /* RW--V */
#define CR_CPU_PREF_CONF_HIT1                            0x00000002 /* RW--V */
#define CR_CPU_PREF_CONF_HIT2                            0x00000003 /* RW--V */
#define CR_CPU_PREF_CONF_HIT3                            0x00000004 /* RW--V */
#define CR_CPU_PREF_CONF_HIT4                            0x00000005 /* RW--V */
#define CR_CPU_PREF_CONF_HIT5                            0x00000006 /* RW--V */
#define CR_CPU_PREF_CONF_DISABLED                        0x00000007 /* RWI-V */
#define CR_CPU_PREF_CONF_INIT                            0x00000002 /* RW--V */
#define CR_CPU_PREF_CONF__PROD                           0x00000002 /* RW--V */
#define CR_CPU_PREF_BATCH                                       6:4 /* RWIVF */
#define CR_CPU_PREF_BATCH_1                              0x00000001 /* RWI-V */
#define CR_CPU_PREF_BATCH_INIT                           0x00000001 /* RW--V */
#define CR_CPU_PREF_BATCH__PROD                          0x00000001 /* RW--V */
#define CR_CPU_PREF_THROTTLE                                   11:8 /* RWIVF */
#define CR_CPU_PREF_THROTTLE_4                           0x00000004 /* RWI-V */
#define CR_CPU_PREF_THROTTLE_INIT                        0x00000004 /* RW--V */
#define CR_CPU_PREF_THROTTLE__PROD                       0x00000004 /* RW--V */
#define CR_CPU_PREF_MISS                                      15:12 /* RWIVF */
#define CR_CPU_PREF_MISS_15                              0x0000000F /* RWI-V */
#define CR_CPU_PREF_MISS_INIT                            0x0000000F /* RW--V */
#define CR_CPU_PREF_MISS___PROD                          0x00000003 /* RW--V */
#define CR_CPU_PREF_BYPASS                                    19:16 /* RWIVF */
#define CR_CPU_PREF_BYPASS_6                             0x00000006 /* RWI-V */
#define CR_CPU_PREF_BYPASS_INIT                          0x00000006 /* RW--V */
#define CR_CPU_PREF_BYPASS__PROD                         0x00000006 /* RW--V */
#define CR_CPU_PREF_DRMISS                                    24:20 /* RWIVF */
#define CR_CPU_PREF_DRMISS_31                            0x0000001F /* RWI-V */
#define CR_CPU_PREF_DRMISS_INIT                          0x0000001F /* RW--V */
#define CR_CPU_PREF_DRMISS__PROD                         0x0000001F /* RW--V */
#define CR_CPU_PREF_CODE                                      25:25 /* RWIVF */
#define CR_CPU_PREF_CODE_DISABLED                        0x00000000 /* RW--V */
#define CR_CPU_PREF_CODE_ENABLED                         0x00000001 /* RWI-V */
#define CR_CPU_PREF_CODE_INIT                            0x00000001 /* RW--V */
#define CR_CPU_PREF_CODE__PROD                           0x00000001 /* RW--V */
#define CR_CPU_PREF_DATA                                      26:26 /* RWIVF */
#define CR_CPU_PREF_DATA_DISABLED                        0x00000000 /* RW--V */
#define CR_CPU_PREF_DATA_ENABLED                         0x00000001 /* RWI-V */
#define CR_CPU_PREF_DATA_INIT                            0x00000001 /* RW--V */
#define CR_CPU_PREF_DATA__PROD                           0x00000001 /* RW--V */
#define CR_CPU_PREF_WB                                        27:27 /* RWIVF */
#define CR_CPU_PREF_WB_DISABLED                          0x00000000 /* RW--V */
#define CR_CPU_PREF_WB_ENABLED                           0x00000001 /* RWI-V */
#define CR_CPU_PREF_WB_INIT                              0x00000001 /* RW--V */
#define CR_CPU_PREF_WB__PROD                             0x00000001 /* RW--V */
#define CR_CPU_PREF_WT                                        28:28 /* RWIVF */
#define CR_CPU_PREF_WT_DISABLED                          0x00000000 /* RW--V */
#define CR_CPU_PREF_WT_ENABLED                           0x00000001 /* RWI-V */
#define CR_CPU_PREF_WT_INIT                              0x00000001 /* RW--V */
#define CR_CPU_PREF_WT__PROD                             0x00000001 /* RW--V */
#define CR_CPU_PREF_WP                                        29:29 /* RWIVF */
#define CR_CPU_PREF_WP_DISABLED                          0x00000000 /* RW--V */
#define CR_CPU_PREF_WP_ENABLED                           0x00000001 /* RWI-V */
#define CR_CPU_PREF_WP_INIT                              0x00000001 /* RW--V */
#define CR_CPU_PREF_WP__PROD                             0x00000001 /* RW--V */
#define CR_CPU_PREF_UC                                        30:30 /* RWIVF */
#define CR_CPU_PREF_UC_DISABLED                          0x00000000 /* RWI-V */
#define CR_CPU_PREF_UC_ENABLED                           0x00000001 /* RW--V */
#define CR_CPU_PREF_UC_INIT                              0x00000000 /* RW--V */
#define CR_CPU_PREF_UC__PROD                             0x00000000 /* RW--V */
#define CR_CPU_PREF_WC                                        31:31 /* RWIVF */
#define CR_CPU_PREF_WC_DISABLED                          0x00000000 /* RWI-V */
#define CR_CPU_PREF_WC_ENABLED                           0x00000001 /* RW--V */
#define CR_CPU_PREF_WC_INIT                              0x00000000 /* RW--V */
#define CR_CPU_PREF_WC__PROD                             0x00000000 /* RW--V */
#define CR_CPU_PMCTRL                                    0x80000090 /* RW-4R */
#define CR_CPU_PMCTRL_SEL                                       1:0 /* RWIVF */
#define CR_CPU_PMCTRL_SEL_CPURD                          0x00000000 /* RWI-V */
#define CR_CPU_PMCTRL_SEL_PREF_ELIGIBLE                  0x00000001 /* RW--V */
#define CR_CPU_PMCTRL_SEL_PREF_HIT                       0x00000002 /* RW--V */
#define CR_CPU_PMCTRL_SEL_PREF_SPEC                      0x00000003 /* RW--V */
#define CR_CPU_PMCTRL_SEL_INIT                           0x00000000 /* RW--V */
#define CR_CPU_PMCTRL_INCR                                      8:8 /* RWIVF */
#define CR_CPU_PMCTRL_INCR_DISABLED                      0x00000000 /* RWI-V */
#define CR_CPU_PMCTRL_INCR_ENABLED                       0x00000001 /* RW--V */
#define CR_CPU_PMCTRL_INCR_INIT                          0x00000001 /* RW--V */
#define CR_CPU_PMCTRL_COUNTER                                   9:9 /* CWIVF */
#define CR_CPU_PMCTRL_COUNTER_IGNORE                     0x00000000 /* CWI-V */
#define CR_CPU_PMCTRL_COUNTER_RESET                      0x00000001 /* -W--V */
#define CR_CPU_PMCTRL_COUNTER_INIT                       0x00000001 /* -W--V */
#define CR_CPU_PMCOUNTER                                 0x80000094 /* R--4R */
#define CR_CPU_PMCOUNTER_DATA                                  31:0 /* R--VF */
#define CR_CPU_SSCTRL0                                   0x8000009C /* R--4R */
#define CR_CPU_SSCTRL0_ADDR_CLK_DIV                             7:0 /* RWIVF */
#define CR_CPU_SSCTRL0_ADDR_CLK_DIV_0                    0x00000000 /* RWI-V */
#define CR_CPU_SSCTRL1                                   0x800000A0 /* R--4R */
#define CR_CPU_SSCTRL1_ADDR                                     6:0 /* RWIVF */
#define CR_CPU_SSCTRL1_ADDR_0                            0x00000000 /* RWI-V */
#define CR_CPU_SSCTRL1_ADDR__PROD_C                      0x00000000 /* ----V */
#define CR_CPU_SSCTRL2                                   0x800000A4 /* R--4R */
#define CR_CPU_SSCTRL2_M                                        7:0 /* RWIVF */
#define CR_CPU_SSCTRL2_M_0                               0x00000000 /* RWI-V */
#define CR_CPU_SSCTRL2_N                                       15:8 /* RW-VF */
#define CR_CPU_SSCTRL2_N_0                               0x00000000 /* RWI-V */
#define CR_CPU_SSCTRL3                                   0x800000A8 /* R--4R */
#define CR_CPU_SSCTRL3_RUN                                      0:0 /* RWIVF */
#define CR_CPU_SSCTRL3_RUN_DISABLE                       0x00000000 /* RWI-V */
#define CR_CPU_SSCTRL3_RUN_ENABLE                        0x00000001 /* RW--V */
#define CR_CPU_DEBUG                                     0x800000AC /* R--4R */
#define CR_CPU_DEBUG_SEL                                        2:0 /* RWIVF */
#define CR_CPU_DEBUG_SEL_0                               0x00000000 /* RWI-V */
#define CR_CPU_DEBUG_FINE_SEL                                   5:3 /* RWIVF */
#define CR_CPU_DEBUG_FINE_SEL_0                          0x00000000 /* RWI-V */
#define CR_CPU_DEBUG_ENABLE                                     6:6 /* RWIVF */
#define CR_CPU_DEBUG_ENABLE_OFF                          0x00000000 /* RWI-V */
#define CR_CPU_COMDBG_0                                  0x800000B0 /* RW-4R */
#define CR_CPU_COMDBG_0_C2MPRIO                                 0:0 /* RWIVF */
#define CR_CPU_COMDBG_0_C2MPRIO_READ                     0x00000000 /* RW--V */
#define CR_CPU_COMDBG_0_C2MPRIO_WRITE                    0x00000001 /* RWI-V */
#define CR_CPU_COMDBG_0_SPARES                                 31:1 /* RWIVF */
#define CR_CPU_COMDBG_0_SPARES_0                         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP0                            0x800000C0 /* RW-4R */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG0_RE                        0:0 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG0_RE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG0_RE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG0_WE                        1:1 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG0_WE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG0_WE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG1_RE                        4:4 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG1_RE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG1_RE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG1_WE                        5:5 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG1_WE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG1_WE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG2_RE                        8:8 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG2_RE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG2_RE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG2_WE                        9:9 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG2_WE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG2_WE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG3_RE                      12:12 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG3_RE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG3_RE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG3_WE                      13:13 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG3_WE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG3_WE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG4_RE                      16:16 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG4_RE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG4_RE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG4_WE                      17:17 /* RWIVF */
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#define CR_CPU_SL1_LEGSEGGRP0_LEGSEG4_WE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP1                            0x800000C4 /* RW-4R */
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#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG5_RE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG5_WE                        1:1 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG5_WE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG5_WE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG6_RE                        4:4 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG6_RE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG6_RE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG6_WE                        5:5 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG6_WE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG6_WE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG7_RE                        8:8 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG7_RE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG7_RE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG7_WE                        9:9 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG7_WE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG7_WE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG8_RE                      12:12 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG8_RE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG8_RE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG8_WE                      13:13 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG8_WE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG8_WE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG9_RE                      16:16 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG9_RE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG9_RE_ENABLE          0x00000001 /* RW--V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG9_WE                      17:17 /* RWIVF */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG9_WE_DISABLE         0x00000000 /* RWI-V */
#define CR_CPU_SL1_LEGSEGGRP1_LEGSEG9_WE_ENABLE          0x00000001 /* RW--V */
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#define CR_CPU_SL1_SMRAM_SMRAM_EN_ENABLE                 0x00000001 /* RW--V */
#define CR_CPU_SL1_SMRAM_CSEG_EN                                1:1 /* RWIVF */
#define CR_CPU_SL1_SMRAM_CSEG_EN_DISABLE                 0x00000000 /* RWI-V */
#define CR_CPU_SL1_SMRAM_CSEG_EN_ENABLE                  0x00000001 /* RW--V */
#define CR_CPU_SL1_SMRAM_HSEG_EN                                2:2 /* RWIVF */
#define CR_CPU_SL1_SMRAM_HSEG_EN_DISABLE                 0x00000000 /* RWI-V */
#define CR_CPU_SL1_SMRAM_HSEG_EN_ENABLE                  0x00000001 /* RW--V */
#define CR_CPU_SL1_SMRAM_TSEG_EN                                3:3 /* RWIVF */
#define CR_CPU_SL1_SMRAM_TSEG_EN_DISABLE                 0x00000000 /* RWI-V */
#define CR_CPU_SL1_SMRAM_TSEG_EN_ENABLE                  0x00000001 /* RW--V */
#define CR_CPU_SL1_SMRAM_INIT_MODE                              4:4 /* RWIVF */
#define CR_CPU_SL1_SMRAM_INIT_MODE_DISABLE               0x00000000 /* RWI-V */
#define CR_CPU_SL1_SMRAM_INIT_MODE_ENABLE                0x00000001 /* RW--V */
#define CR_CPU_SL1_SMRAM_CODE_MODE                              5:5 /* RWIVF */
#define CR_CPU_SL1_SMRAM_CODE_MODE_DISABLE               0x00000000 /* RWI-V */
#define CR_CPU_SL1_SMRAM_CODE_MODE_ENABLE                0x00000001 /* RW--V */
#define CR_CPU_SL1_SMRAM_TSEG_SZ                               10:8 /* RWIVF */
#define CR_CPU_SL1_SMRAM_TSEG_SZ_128K                    0x00000000 /* RWI-V */
#define CR_CPU_SL1_SMRAM_TSEG_SZ_256K                    0x00000001 /* RW--V */
#define CR_CPU_SL1_SMRAM_TSEG_SZ_384K                    0x00000002 /* RW--V */
#define CR_CPU_SL1_SMRAM_TSEG_SZ_512K                    0x00000003 /* RW--V */
#define CR_CPU_SL1_SMRAM_TSEG_SZ_640K                    0x00000004 /* RW--V */
#define CR_CPU_SL1_SMRAM_TSEG_SZ_768K                    0x00000005 /* RW--V */
#define CR_CPU_SL1_SMRAM_TSEG_SZ_896K                    0x00000006 /* RW--V */
#define CR_CPU_SL1_SMRAM_TSEG_SZ_1M                      0x00000007 /* RW--V */
#define CR_CPU_SL1_PRITRANS                              0x800000CC /* RW-4R */
#define CR_CPU_SL1_PRITRANS_HIGHPRI                             1:0 /* RWIVF */
#define CR_CPU_SL1_PRITRANS_HIGHPRI_NONE                 0x00000000 /* RWI-V */
#define CR_CPU_SL1_PRITRANS_HIGHPRI_NONMEM               0x00000001 /* RW--V */
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#define CR_CPU_SL1_PRITRANS_NUMPROBES                           6:4 /* RWIVF */
#define CR_CPU_SL1_PRITRANS_NUMPROBES_1                  0x00000000 /* RWI-V */
#define CR_CPU_SL1_PRITRANS_NUMPROBES_2                  0x00000001 /* RW--V */
#define CR_CPU_SL1_PRITRANS_NUMPROBES_3                  0x00000002 /* RW--V */
#define CR_CPU_SL1_PRITRANS_NUMPROBES_4                  0x00000003 /* RW--V */
#define CR_CPU_SL1_PRITRANS_NUMPROBES_5                  0x00000004 /* RW--V */
#define CR_CPU_SL1_PRITRANS_NUMPROBES_6                  0x00000005 /* RW--V */
#define CR_CPU_SL1_PRITRANS_NUMPROBES_7                  0x00000006 /* RW--V */
#define CR_CPU_SL1_PRITRANS_NUMPROBES_8                  0x00000007 /* RW--V */
#define CR_CPU_SL1_PRITRANS_NUMNONMEM                          10:8 /* RWIVF */
#define CR_CPU_SL1_PRITRANS_NUMNONMEM_1                  0x00000000 /* RWI-V */
#define CR_CPU_SL1_PRITRANS_NUMNONMEM_2                  0x00000001 /* RW--V */
#define CR_CPU_SL1_PRITRANS_NUMNONMEM_3                  0x00000002 /* RW--V */
#define CR_CPU_SL1_PRITRANS_NUMNONMEM_4                  0x00000003 /* RW--V */
#define CR_CPU_SL1_PRITRANS_NUMNONMEM_5                  0x00000004 /* RW--V */
#define CR_CPU_SL1_PRITRANS_NUMNONMEM_6                  0x00000005 /* RW--V */
#define CR_CPU_SL1_PRITRANS_NUMNONMEM_7                  0x00000006 /* RW--V */
#define CR_CPU_SL1_PRITRANS_NUMNONMEM_8                  0x00000007 /* RW--V */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_PROBES                    12:12 /* RWIVF */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_PROBES_OFF           0x00000000 /* RWI-V */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_PROBES_ON            0x00000001 /* RW--V */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_NONMEM                    14:14 /* RWIVF */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_NONMEM_OFF           0x00000000 /* RWI-V */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_NONMEM_ON            0x00000001 /* RW--V */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_LIMIT                     18:16 /* RWIVF */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_LIMIT_1              0x00000000 /* RWI-V */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_LIMIT_2              0x00000001 /* RW--V */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_LIMIT_3              0x00000002 /* RW--V */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_LIMIT_4              0x00000003 /* RW--V */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_LIMIT_5              0x00000004 /* RW--V */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_LIMIT_6              0x00000005 /* RW--V */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_LIMIT_7              0x00000006 /* RW--V */
#define CR_CPU_SL1_PRITRANS_HOLDBUS_LIMIT_8              0x00000007 /* RW--V */
#define CR_CPU_SL1_MEMREAD                               0x800000D0 /* RW-4R */
#define CR_CPU_SL1_MEMREAD_RDV_EARLY                            0:0 /* RWIVF */
#define CR_CPU_SL1_MEMREAD_RDV_EARLY_DISABLE             0x00000000 /* RWI-V */
#define CR_CPU_SL1_MEMREAD_RDV_EARLY_ENABLE              0x00000001 /* RW--V */
#define CR_CPU_SL1_DEFERRED                              0x800000D4 /* RW-4R */
#define CR_CPU_SL1_DEFERRED_ONEENTRY                            0:0 /* RWIVF */
#define CR_CPU_SL1_DEFERRED_ONEENTRY_DISABLE             0x00000000 /* RW--V */
#define CR_CPU_SL1_DEFERRED_ONEENTRY_ENABLE              0x00000001 /* RWI-V */
#define CR_CPU_SL1_DEFERRED_NEVERDEFER                          2:2 /* RWIVF */
#define CR_CPU_SL1_DEFERRED_NEVERDEFER_DISABLE           0x00000000 /* RWI-V */
#define CR_CPU_SL1_DEFERRED_NEVERDEFER_ENABLE            0x00000001 /* RW--V */
#define CR_CPU_SL1_RETRY                                 0x800000D8 /* RW-4R */
#define CR_CPU_SL1_RETRY_TIMER_LIMIT                           15:0 /* RWIVF */
#define CR_CPU_SL1_RETRY_TIMER_LIMIT_MAX                 0x0000FFFF /* RWI-V */
#define CR_CPU_SL1_RETRY_TIMER_ENABLE                         16:16 /* RWIVF */
#define CR_CPU_SL1_RETRY_TIMER_ENABLE_OFF                0x00000000 /* RWI-V */
#define CR_CPU_SL1_RETRY_TIMER_ENABLE_ON                 0x00000001 /* RW--V */
#define CR_CPU_SL1_RETRY_MATCH_ADDR                           20:20 /* RWIVF */
#define CR_CPU_SL1_RETRY_MATCH_ADDR_OFF                  0x00000000 /* RW--V */
#define CR_CPU_SL1_RETRY_MATCH_ADDR_ON                   0x00000001 /* RWI-V */
#define CR_CPU_SL1_RETRY_MATCH_REQA                           21:21 /* RWIVF */
#define CR_CPU_SL1_RETRY_MATCH_REQA_OFF                  0x00000000 /* RW--V */
#define CR_CPU_SL1_RETRY_MATCH_REQA_ON                   0x00000001 /* RWI-V */
#define CR_CPU_SL1_RETRY_MATCH_REQB                           22:22 /* RWIVF */
#define CR_CPU_SL1_RETRY_MATCH_REQB_OFF                  0x00000000 /* RW--V */
#define CR_CPU_SL1_RETRY_MATCH_REQB_ON                   0x00000001 /* RWI-V */
#define CR_CPU_SL1_RETRY_MATCH_MEMATTR                        23:23 /* RWIVF */
#define CR_CPU_SL1_RETRY_MATCH_MEMATTR_OFF               0x00000000 /* RW--V */
#define CR_CPU_SL1_RETRY_MATCH_MEMATTR_ON                0x00000001 /* RWI-V */
#define CR_CPU_SL1_RETRY_MATCH_BE                             24:24 /* RWIVF */
#define CR_CPU_SL1_RETRY_MATCH_BE_OFF                    0x00000000 /* RW--V */
#define CR_CPU_SL1_RETRY_MATCH_BE_ON                     0x00000001 /* RWI-V */
#define CR_CPU_SL1_RETRY_MATCH_SMM                            25:25 /* RWIVF */
#define CR_CPU_SL1_RETRY_MATCH_SMM_OFF                   0x00000000 /* RW--V */
#define CR_CPU_SL1_RETRY_MATCH_SMM_ON                    0x00000001 /* RWI-V */
#define CR_CPU_SL1_RETRY_MATCH_SPLCK                          26:26 /* RWIVF */
#define CR_CPU_SL1_RETRY_MATCH_SPLCK_OFF                 0x00000000 /* RW--V */
#define CR_CPU_SL1_RETRY_MATCH_SPLCK_ON                  0x00000001 /* RWI-V */
#define CR_CPU_SL1_RETRY_MATCH_DID                            27:27 /* RWIVF */
#define CR_CPU_SL1_RETRY_MATCH_DID_OFF                   0x00000000 /* RWI-V */
#define CR_CPU_SL1_RETRY_MATCH_DID_ON                    0x00000001 /* RW--V */
#define CR_CPU_SL1_RETRY_MATCH_DEN                            28:28 /* RWIVF */
#define CR_CPU_SL1_RETRY_MATCH_DEN_OFF                   0x00000000 /* RWI-V */
#define CR_CPU_SL1_RETRY_MATCH_DEN_ON                    0x00000001 /* RW--V */
#define CR_CPU_SL1_CYA                                   0x800000DC /* RW-4R */
#define CR_CPU_SL1_CYA_WP_DISCARD                               0:0 /* RWIVF */
#define CR_CPU_SL1_CYA_WP_DISCARD_DISABLE                0x00000000 /* RWI-V */
#define CR_CPU_SL1_CYA_WP_DISCARD_ENABLE                 0x00000001 /* RW--V */
#define CR_CPU_SL1_CYA_WP_NOREDIRECT                            1:1 /* RWIVF */
#define CR_CPU_SL1_CYA_WP_NOREDIRECT_DISABLE             0x00000000 /* RWI-V */
#define CR_CPU_SL1_CYA_WP_NOREDIRECT_ENABLE              0x00000001 /* RW--V */
#define CR_CPU_S2K_CONTROL0                              0x800000E0 /* RW-4R */
#define CR_CPU_S2K_CONTROL0_BYPASS                              0:0 /* RWIVF */
#define CR_CPU_S2K_CONTROL0_BYPASS_DISABLE               0x00000000 /* RWI-V */
#define CR_CPU_S2K_CONTROL0_BYPASS_ENABLE                0x00000001 /* RW--V */
#define CR_CPU_S2K_CONTROL0_PROBE                               1:1 /* RWIVF */
#define CR_CPU_S2K_CONTROL0_PROBE_DISABLE                0x00000000 /* RW--V */
#define CR_CPU_S2K_CONTROL0_PROBE_ENABLE                 0x00000001 /* RWI-V */
#define CR_CPU_S2K_CONTROL0_2BIT                                2:2 /* RWIVF */
#define CR_CPU_S2K_CONTROL0_2BIT_DISABLE                 0x00000000 /* RW--V */
#define CR_CPU_S2K_CONTROL0_2BIT_ENABLE                  0x00000001 /* RWI-V */
#define CR_CPU_S2K_CONTROL0_RDATAPACING                         3:3 /* RWIVF */
#define CR_CPU_S2K_CONTROL0_RDATAPACING_DISABLE          0x00000000 /* RWI-V */
#define CR_CPU_S2K_CONTROL0_RDATAPACING_ENABLE           0x00000001 /* RW--V */
#define CR_CPU_S2K_CONTROL0_PROBELIMIT                        18:16 /* RWIVF */
#define CR_CPU_S2K_CONTROL0_PROBELIMIT_1                 0x00000000 /* RWI-V */
#define CR_CPU_S2K_CONTROL0_PROBELIMIT_2                 0x00000001 /* RW--V */
#define CR_CPU_S2K_CONTROL0_PROBELIMIT_3                 0x00000002 /* RW--V */
#define CR_CPU_S2K_CONTROL0_PROBELIMIT_4                 0x00000003 /* RW--V */
#define CR_CPU_S2K_CONTROL0_PROBELIMIT_5                 0x00000004 /* RW--V */
#define CR_CPU_S2K_CONTROL0_PROBELIMIT_6                 0x00000005 /* RW--V */
#define CR_CPU_S2K_CONTROL0_PROBELIMIT_7                 0x00000006 /* RW--V */
#define CR_CPU_S2K_CONTROL0_PROBELIMIT_8                 0x00000007 /* RW--V */
#define CR_CPU_S2K_CONTROL0_ACKLIMIT                          22:19 /* C--VF */
#define CR_CPU_S2K_CONTROL0_ACKLIMIT_VALUE               0x00000008 /* C---V */
#define CR_CPU_S2K_CONTROL1                              0x800000E4 /* RW-4R */
#define CR_CPU_S2K_CONTROL1_SYSDCIN_DEL                         2:0 /* R-XVF */
#define CR_CPU_S2K_CONTROL1_SYSDCIN_DEL_1                0x00000001 /* R---V */
#define CR_CPU_S2K_CONTROL1_SYSDCIN_DEL_2                0x00000002 /* R---V */
#define CR_CPU_S2K_CONTROL1_SYSDCIN_DEL_3                0x00000003 /* R---V */
#define CR_CPU_S2K_CONTROL1_SYSDCIN_DEL_4                0x00000004 /* R---V */
#define CR_CPU_S2K_CONTROL1_SYSDCIN_DEL_5                0x00000005 /* R---V */
#define CR_CPU_S2K_CONTROL1_SYSDCIN_DEL_6                0x00000006 /* R---V */
#define CR_CPU_S2K_CONTROL1_SYSDCIN_DEL_7                0x00000007 /* R---V */
#define CR_CPU_S2K_CONTROL1_SYSDCOUT_DEL                        5:4 /* R-XVF */
#define CR_CPU_S2K_CONTROL1_SYSDCOUT_DEL_RSVD            0x00000000 /* R---V */
#define CR_CPU_S2K_CONTROL1_SYSDCOUT_DEL_1               0x00000001 /* R---V */
#define CR_CPU_S2K_CONTROL1_SYSDCOUT_DEL_2               0x00000002 /* R---V */
#define CR_CPU_S2K_CONTROL1_SYSDCOUT_DEL_3               0x00000003 /* R---V */
#define CR_CPU_S2K_CONTROL1_RDTOWR_DEL                          8:7 /* R-XVF */
#define CR_CPU_S2K_CONTROL1_RDTOWR_DEL_1                 0x00000000 /* R---V */
#define CR_CPU_S2K_CONTROL1_RDTOWR_DEL_2                 0x00000001 /* R---V */
#define CR_CPU_S2K_CONTROL1_RDTOWR_DEL_3                 0x00000002 /* R---V */
#define CR_CPU_S2K_CONTROL1_RDTOWR_DEL_4                 0x00000003 /* R---V */
#define CR_CPU_S2K_CONTROL1_WRTORD_DEL                        10:10 /* R-XVF */
#define CR_CPU_S2K_CONTROL1_WRTORD_DEL_1                 0x00000000 /* R---V */
#define CR_CPU_S2K_CONTROL1_WRTORD_DEL_2                 0x00000001 /* R---V */
#define CR_CPU_S2K_CONTROL1_WRDATA_DEL                        14:12 /* R-XVF */
#define CR_CPU_S2K_CONTROL1_WRDATA_DEL_1                 0x00000001 /* R---V */
#define CR_CPU_S2K_CONTROL1_WRDATA_DEL_2                 0x00000002 /* R---V */
#define CR_CPU_S2K_CONTROL1_WRDATA_DEL_3                 0x00000003 /* R---V */
#define CR_CPU_S2K_CONTROL1_WRDATA_DEL_4                 0x00000004 /* R---V */
#define CR_CPU_S2K_CONTROL1_WRDATA_DEL_5                 0x00000005 /* R---V */
#define CR_CPU_S2K_CONTROL1_WRDATA_DEL_6                 0x00000006 /* R---V */
#define CR_CPU_S2K_CONTROL1_WRDATA_DEL_7                 0x00000007 /* R---V */
#define CR_CPU_S2K_CONTROL1_XCAARB_PRCOUNT                    18:16 /* RWIVF */
#define CR_CPU_S2K_CONTROL1_XCAARB_PRCOUNT_0             0x00000000 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_PRCOUNT_1             0x00000001 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_PRCOUNT_2             0x00000002 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_PRCOUNT_3             0x00000003 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_PRCOUNT_4             0x00000004 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_PRCOUNT_5             0x00000005 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_PRCOUNT_6             0x00000006 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_PRCOUNT_7             0x00000007 /* RWI-V */
#define CR_CPU_S2K_CONTROL1_XCAARB_RDCOUNT                    21:19 /* RWIVF */
#define CR_CPU_S2K_CONTROL1_XCAARB_RDCOUNT_0             0x00000000 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_RDCOUNT_1             0x00000001 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_RDCOUNT_2             0x00000002 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_RDCOUNT_3             0x00000003 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_RDCOUNT_4             0x00000004 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_RDCOUNT_5             0x00000005 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_RDCOUNT_6             0x00000006 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_RDCOUNT_7             0x00000007 /* RWI-V */
#define CR_CPU_S2K_CONTROL1_XCAARB_WRCOUNT                    24:22 /* RWIVF */
#define CR_CPU_S2K_CONTROL1_XCAARB_WRCOUNT_0             0x00000000 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_WRCOUNT_1             0x00000001 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_WRCOUNT_2             0x00000002 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_WRCOUNT_3             0x00000003 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_WRCOUNT_4             0x00000004 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_WRCOUNT_5             0x00000005 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_WRCOUNT_6             0x00000006 /* RW--V */
#define CR_CPU_S2K_CONTROL1_XCAARB_WRCOUNT_7             0x00000007 /* RWI-V */
#define CR_CPU_S2K_CONTROL1_HALTDISC                          25:25 /* RWIVF */
#define CR_CPU_S2K_CONTROL1_HALTDISC_DISABLE             0x00000000 /* RWI-V */
#define CR_CPU_S2K_CONTROL1_HALTDISC_ENABLE              0x00000001 /* RW--V */
#define CR_CPU_S2K_CONTROL1_STOPGRANTDISC                     26:26 /* RWIVF */
#define CR_CPU_S2K_CONTROL1_STOPGRANTDISC_DISABLE        0x00000000 /* RWI-V */
#define CR_CPU_S2K_CONTROL1_STOPGRANTDISC_ENABLE         0x00000001 /* RW--V */
#define CR_CPU_S2K_CONTROL1_RIH                               27:27 /* RWIVF */
#define CR_CPU_S2K_CONTROL1_RIH_DISABLE                  0x00000000 /* RWI-V */
#define CR_CPU_S2K_CONTROL1_RIH_ENABLE                   0x00000001 /* RW--V */
#define CR_CPU_STRAP                                     0x800000F0 /* R--4R */
#define CR_CPU_STRAP_BSEL                                       1:0 /* R--VF */
#define CR_CPU_STRAP_BSEL_66                             0x00000000 /* R---V */
#define CR_CPU_STRAP_BSEL_100                            0x00000001 /* R---V */
#define CR_CPU_STRAP_BSEL_TUALATIN                       0x00000002 /* R---V */
#define CR_CPU_STRAP_BSEL_133                            0x00000003 /* R---V */
#define CR_CPU_STRAP_FSBSET                                     2:2 /* R--VF */
#define CR_CPU_STRAP_FSBSET_ROM                          0x00000000 /* R---V */
#define CR_CPU_STRAP_FSBSET_AUTO                         0x00000001 /* R---V */
#define CR_CPU_STRAP_BMODE                                      3:3 /* R--VF */
#define CR_CPU_STRAP_BMODE_SAFE                          0x00000000 /* R---V */
#define CR_CPU_STRAP_BMODE_USER                          0x00000001 /* R---V */
#define CR_CPU_STRAP_FID                                      31:28 /* R--VF */
#define CR_CPU_CST_PCI_0                                 0x80000300 /* R--4R */
#define CR_CPU_CST_PCI_0_VENDOR_ID                             15:0 /* C--VF */
#define CR_CPU_CST_PCI_0_VENDOR_ID_NVIDIA                0x000010DE /* C---V */
#define CR_CPU_CST_PCI_0_DEVICE_ID                            31:16 /* R--VF */
#define CR_CPU_CST_PCI_0_DEVICE_ID_NV1B_SDR_64           0x000001A8 /* R---V */
#define CR_CPU_CST_PCI_0_DEVICE_ID_NV1B_SDR_128          0x000001A9 /* R---V */
#define CR_CPU_CST_PCI_0_DEVICE_ID_NV1B_DDR_64           0x000001AA /* R---V */
#define CR_CPU_CST_PCI_0_DEVICE_ID_NV1B_DDR_128          0x000001AB /* R---V */
#define CR_CPU_CST_PCI_1                                 0x80000304 /* R--4R */
#define CR_CPU_CST_PCI_1_IO_SPACE                               0:0 /* C--VF */
#define CR_CPU_CST_PCI_1_IO_SPACE_DISABLED               0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_MEMORY_SPACE                           1:1 /* C--VF */
#define CR_CPU_CST_PCI_1_MEMORY_SPACE_DISABLED           0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_BUS_MASTER                             2:2 /* C--VF */
#define CR_CPU_CST_PCI_1_BUS_MASTER_DISABLED             0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_SPECIAL_CYCLE                          3:3 /* C--VF */
#define CR_CPU_CST_PCI_1_SPECIAL_CYCLE_DISABLED          0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_WRITE_AND_INVAL                        4:4 /* C--VF */
#define CR_CPU_CST_PCI_1_WRITE_AND_INVAL_DISABLED        0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_PALETTE_SNOOP                          5:5 /* C--VF */
#define CR_CPU_CST_PCI_1_PALETTE_SNOOP_DISABLED          0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_PERR                                   6:6 /* C--VF */
#define CR_CPU_CST_PCI_1_PERR_DISABLED                   0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_STEP                                   7:7 /* C--VF */
#define CR_CPU_CST_PCI_1_STEP_DISABLED                   0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_SERR                                   8:8 /* C--VF */
#define CR_CPU_CST_PCI_1_SERR_DISABLED                   0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_BACK2BACK                              9:9 /* C--VF */
#define CR_CPU_CST_PCI_1_BACK2BACK_DISABLED              0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_CAPLIST                              20:20 /* C--VF */
#define CR_CPU_CST_PCI_1_CAPLIST_NOT_PRESENT             0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_66MHZ                                21:21 /* C--VF */
#define CR_CPU_CST_PCI_1_66MHZ_CAPABLE                   0x00000001 /* C---V */
#define CR_CPU_CST_PCI_1_FAST_BACK2BACK                       23:23 /* C--VF */
#define CR_CPU_CST_PCI_1_FAST_BACK2BACK_INCAPABLE        0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_MASTER_DATA_PERR                     24:24 /* C--VF */
#define CR_CPU_CST_PCI_1_MASTER_DATA_PERR_NOT_ACTIVE     0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_DEVSEL_TIMING                        26:25 /* C--VF */
#define CR_CPU_CST_PCI_1_DEVSEL_TIMING_FAST              0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_SIGNALED_TARGET                      27:27 /* C--VF */
#define CR_CPU_CST_PCI_1_SIGNALED_TARGET_NO_ABORT        0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_RECEIVED_TARGET                      28:28 /* C--VF */
#define CR_CPU_CST_PCI_1_RECEIVED_TARGET_NO_ABORT        0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_RECEIVED_MASTER                      29:29 /* C--VF */
#define CR_CPU_CST_PCI_1_RECEIVED_MASTER_NO_ABORT        0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_SIGNALED_SERR                        30:30 /* C--VF */
#define CR_CPU_CST_PCI_1_SIGNALED_SERR_NOT_ACTIVE        0x00000000 /* C---V */
#define CR_CPU_CST_PCI_1_DETECTED_PERR                        31:31 /* C--VF */
#define CR_CPU_CST_PCI_1_DETECTED_PERR_NOT_ACTIVE        0x00000000 /* C---V */
#define CR_CPU_CST_PCI_2                                 0x80000308 /* R--4R */
#define CR_CPU_CST_PCI_2_REVISION_ID                            7:0 /* R--VF */
#define CR_CPU_CST_PCI_2_REVISION_ID_A01                 0x000000A1 /* R---V */
#define CR_CPU_CST_PCI_2_REVISION_ID_A02                 0x000000A2 /* R---V */
#define CR_CPU_CST_PCI_2_CLASS_CODE                            31:8 /* R--VF */
#define CR_CPU_CST_PCI_2_CLASS_CODE_MEM_CTRL             0x00050000 /* R---V */
#define CR_CPU_CST_PCI_3                                 0x8000030C /* R--4R */
#define CR_CPU_CST_PCI_3_CACHE_LINE_SIZE                        7:0 /* C--VF */
#define CR_CPU_CST_PCI_3_CACHE_LINE_SIZE_0               0x00000000 /* C---V */
#define CR_CPU_CST_PCI_3_LATENCY_TIMER                        15:11 /* C--VF */
#define CR_CPU_CST_PCI_3_LATENCY_TIMER_0_CLOCKS          0x00000000 /* C---V */
#define CR_CPU_CST_PCI_3_HEADER_TYPE_DEVICE                   22:16 /* C--VF */
#define CR_CPU_CST_PCI_3_HEADER_TYPE_DEVICE_NON_BRIDGE   0x00000000 /* C---V */
#define CR_CPU_CST_PCI_3_HEADER_TYPE_FUNC                     23:23 /* C--VF */
#define CR_CPU_CST_PCI_3_HEADER_TYPE_FUNC_MULTIFUNC      0x00000001 /* C---V */
#define CR_CPU_CST_PCI_4(i)                      (0x80000310+(i)*4) /* R--4A */
#define CR_CPU_CST_PCI_4__SIZE_1                                  7 /*       */
#define CR_CPU_CST_PCI_4_RESERVED                              31:0 /* C--VF */
#define CR_CPU_CST_PCI_4_RESERVED_0                      0x00000000 /* C---V */
#define CR_CPU_CST_PCI_11                                0x8000032C /* R--4R */
#define CR_CPU_CST_PCI_11_SUBSYSTEM_VENDOR_ID                  15:0 /* C--VF */
#define CR_CPU_CST_PCI_11_SUBSYSTEM_VENDOR_ID_NONE       0x00000000 /* C---V */
#define CR_CPU_CST_PCI_11_SUBSYSTEM_ID                        31:16 /* C--VF */
#define CR_CPU_CST_PCI_11_SUBSYSTEM_ID_NONE              0x00000000 /* C---V */
#define CR_CPU_CST_PCI_12                                0x80000330 /* R--4R */
#define CR_CPU_CST_PCI_12_RESERVED                             31:0 /* C--VF */
#define CR_CPU_CST_PCI_12_RESERVED_0                     0x00000000 /* C---V */
#define CR_CPU_CST_PCI_13                                0x80000334 /* R--4R */
#define CR_CPU_CST_PCI_13_CAP_PTR                               7:0 /* C--VF */
#define CR_CPU_CST_PCI_13_CAP_PTR_NONE                   0x00000000 /* C---V */
#define CR_CPU_CST_PCI_14                                0x80000338 /* R--4R */
#define CR_CPU_CST_PCI_14_RESERVED                             31:0 /* C--VF */
#define CR_CPU_CST_PCI_14_RESERVED_0                     0x00000000 /* C---V */
#define CR_CPU_CST_PCI_15                                0x8000033C /* R--4R */
#define CR_CPU_CST_PCI_15_INTR_LINE                             7:0 /* C--VF */
#define CR_CPU_CST_PCI_15_INTR_LINE_IRQ0                 0x00000000 /* C---V */
#define CR_CPU_CST_PCI_15_INTR_PIN                             15:8 /* C--VF */
#define CR_CPU_CST_PCI_15_INTR_PIN_NONE                  0x00000000 /* C---V */
#define CR_CPU_CST_PCI_15_MIN_GNT                             23:16 /* C--VF */
#define CR_CPU_CST_PCI_15_MIN_GNT_NO_REQUIREMENTS        0x00000000 /* C---V */
#define CR_CPU_CST_PCI_15_MAX_LAT                             31:24 /* C--VF */
#define CR_CPU_CST_PCI_15_MAX_LAT_NO_REQUIREMENTS        0x00000000 /* C---V */
#define CR_CPU_CST_0                                     0x80000340 /* RW-4R */
#define CR_CPU_CST_0_CSHAPE_CPU_SAMPLE                          3:0 /* RWIVF */
#define CR_CPU_CST_0_CSHAPE_CPU_SAMPLE_0                 0x00000000 /* RWI-V */
#define CR_CPU_CST_0_CTRIM_CPU_SAMPLE                           7:4 /* RWIVF */
#define CR_CPU_CST_0_CTRIM_CPU_SAMPLE_0                  0x00000000 /* RWI-V */
#define CR_CPU_CST_0_CSHAPE_CPU_HOLD                           11:8 /* RWIVF */
#define CR_CPU_CST_0_CSHAPE_CPU_HOLD_0                   0x00000000 /* RWI-V */
#define CR_CPU_CST_0_CTRIM_CPU_HOLD                           15:12 /* RWIVF */
#define CR_CPU_CST_0_CTRIM_CPU_HOLD_0                    0x00000000 /* RWI-V */
#define CR_CPU_CST_0_CSHAPE_MEM_SAMPLE                        19:16 /* RWIVF */
#define CR_CPU_CST_0_CSHAPE_MEM_SAMPLE_0                 0x00000000 /* RWI-V */
#define CR_CPU_CST_0_CTRIM_MEM_SAMPLE                         23:20 /* RWIVF */
#define CR_CPU_CST_0_CTRIM_MEM_SAMPLE_0                  0x00000000 /* RWI-V */
#define CR_CPU_CST_0_CSHAPE_MEM_HOLD                          27:24 /* RWIVF */
#define CR_CPU_CST_0_CSHAPE_MEM_HOLD_0                   0x00000000 /* RWI-V */
#define CR_CPU_CST_0_CTRIM_MEM_HOLD                           31:28 /* RWIVF */
#define CR_CPU_CST_0_CTRIM_MEM_HOLD_0                    0x00000000 /* RWI-V */
#define CR_CPU_CST_1                                     0x80000344 /* RW-4R */
#define CR_CPU_CST_1_CSHAPE_AGPCLKOUT                           3:0 /* RWIVF */
#define CR_CPU_CST_1_CSHAPE_AGPCLKOUT_0                  0x00000000 /* RWI-V */
#define CR_CPU_CST_1_CTRIM_AGPCLKOUT                            7:4 /* RWIVF */
#define CR_CPU_CST_1_CTRIM_AGPCLKOUT_0                   0x00000000 /* RWI-V */
#define CR_CPU_CST_1_CSHAPE_AGPCLKFB                           11:8 /* RWIVF */
#define CR_CPU_CST_1_CSHAPE_AGPCLKFB_0                   0x00000000 /* RWI-V */
#define CR_CPU_CST_1_CTRIM_AGPCLKFB                           15:12 /* RWIVF */
#define CR_CPU_CST_1_CTRIM_AGPCLKFB_0                    0x00000000 /* RWI-V */
#define CR_CPU_CST_1_CTRIM_CPUOCLK                            19:16 /* RWIVF */
#define CR_CPU_CST_1_CTRIM_CPUOCLK_0                     0x00000000 /* RWI-V */
#define CR_CPU_CST_1_CTRIM_CPUCLK_MC                          23:20 /* RWIVF */
#define CR_CPU_CST_1_CTRIM_CPUCLK_MC_0                   0x00000000 /* RWI-V */
#define CR_CPU_CST_1_CSHAPE_MOCLK2X                           27:24 /* RWIVF */
#define CR_CPU_CST_1_CSHAPE_MOCLK2X_0                    0x00000000 /* RWI-V */
#define CR_CPU_CST_1_CSHAPE_MCLK                              31:28 /* RWIVF */
#define CR_CPU_CST_1_CSHAPE_MCLK_0                       0x00000000 /* RWI-V */
#define CR_CPU_CST_2                                     0x80000348 /* RW-4R */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_LB0                        3:0 /* RWIVF */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_LB0_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_LB1                        7:4 /* RWIVF */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_LB1_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_LT0                       11:8 /* RWIVF */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_LT0_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_LT1                      15:12 /* RWIVF */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_LT1_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_TL0                      19:16 /* RWIVF */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_TL0_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_TL1                      23:20 /* RWIVF */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_TL1_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_TR0                      27:24 /* RWIVF */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_TR0_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_TR1                      31:28 /* RWIVF */
#define CR_CPU_CST_2_CTRIM_MOCLK2X_D_TR1_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_3                                     0x8000034c /* RW-4R */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_A_LT0                        3:0 /* RWIVF */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_A_LT0_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_A_LT1                        7:4 /* RWIVF */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_A_LT1_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_A_TL0                       11:8 /* RWIVF */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_A_TL0_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_A_TL1                      15:12 /* RWIVF */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_A_TL1_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_CS0                        19:16 /* RWIVF */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_CS0_0                 0x00000000 /* RWI-V */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_CS1                        23:20 /* RWIVF */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_CS1_0                 0x00000000 /* RWI-V */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_CE0                        27:24 /* RWIVF */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_CE0_0                 0x00000000 /* RWI-V */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_CE1                        31:28 /* RWIVF */
#define CR_CPU_CST_3_CTRIM_MOCLK2X_CE1_0                 0x00000000 /* RWI-V */
#define CR_CPU_CST_4                                     0x80000350 /* RW-4R */
#define CR_CPU_CST_4_CTRIM_MOCLK2X_CK_L0                        3:0 /* RWIVF */
#define CR_CPU_CST_4_CTRIM_MOCLK2X_CK_L0_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_4_CTRIM_MOCLK2X_CK_L1                        7:4 /* RWIVF */
#define CR_CPU_CST_4_CTRIM_MOCLK2X_CK_L1_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_4_CTRIM_MOCLK2X_CK_TL0                      11:8 /* RWIVF */
#define CR_CPU_CST_4_CTRIM_MOCLK2X_CK_TL0_0              0x00000000 /* RWI-V */
#define CR_CPU_CST_4_CTRIM_MOCLK2X_CK_TL1                     15:12 /* RWIVF */
#define CR_CPU_CST_4_CTRIM_MOCLK2X_CK_TL1_0              0x00000000 /* RWI-V */
#define CR_CPU_CST_4_CTRIM_MOCLK2X_CK_T0                      19:16 /* RWIVF */
#define CR_CPU_CST_4_CTRIM_MOCLK2X_CK_T0_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_4_CTRIM_MOCLK2X_CK_T1                      23:20 /* RWIVF */
#define CR_CPU_CST_4_CTRIM_MOCLK2X_CK_T1_0               0x00000000 /* RWI-V */
#define CR_CPU_CST_5                                     0x80000354 /* RW-4R */
#define CR_CPU_CST_5_CTRIM_MCLK_LB                              3:0 /* RWIVF */
#define CR_CPU_CST_5_CTRIM_MCLK_LB_0                     0x00000000 /* RWI-V */
#define CR_CPU_CST_5_CTRIM_MCLK_LT                              7:4 /* RWIVF */
#define CR_CPU_CST_5_CTRIM_MCLK_LT_0                     0x00000000 /* RWI-V */
#define CR_CPU_CST_5_CTRIM_MCLK_TL                             11:8 /* RWIVF */
#define CR_CPU_CST_5_CTRIM_MCLK_TL_0                     0x00000000 /* RWI-V */
#define CR_CPU_CST_5_CTRIM_MCLK_TR                            15:12 /* RWIVF */
#define CR_CPU_CST_5_CTRIM_MCLK_TR_0                     0x00000000 /* RWI-V */
#define CR_CPU_CST_6                                     0x80000358 /* RW-4R */
#define CR_CPU_CST_6_CTRIM_MCLK_MC                              3:0 /* RWIVF */
#define CR_CPU_CST_6_CTRIM_MCLK_MC_0                     0x00000000 /* RWI-V */
#define CR_CPU_CST_6_CTRIM_MCLK_NE                              7:4 /* RWIVF */
#define CR_CPU_CST_6_CTRIM_MCLK_NE_0                     0x00000000 /* RWI-V */
#define CR_CPU_CST_6_CTRIM_MCLK_SW                             11:8 /* RWIVF */
#define CR_CPU_CST_6_CTRIM_MCLK_SW_0                     0x00000000 /* RWI-V */
#define CR_CPU_CST_6_CTRIM_MCLK_SE                            15:12 /* RWIVF */
#define CR_CPU_CST_6_CTRIM_MCLK_SE_0                     0x00000000 /* RWI-V */
#define CR_CPU_CST_6_CTRIM_MCLK_NW                            19:16 /* RWIVF */
#define CR_CPU_CST_6_CTRIM_MCLK_NW_0                     0x00000000 /* RWI-V */
#define CR_CPU_CST_7                                     0x8000035c /* RW-4R */
#define CR_CPU_CST_7_CSHAPE_AGPCLK4X                            3:0 /* RWIVF */
#define CR_CPU_CST_7_CSHAPE_AGPCLK4X_0                   0x00000000 /* RWI-V */
#define CR_CPU_CST_7_CTRIM_AGPCLK4X                             7:4 /* RWIVF */
#define CR_CPU_CST_7_CTRIM_AGPCLK4X_0                    0x00000000 /* RWI-V */
#define CR_CPU_CST_7_CSHAPE_AGPCLK                             11:8 /* RWIVF */
#define CR_CPU_CST_7_CSHAPE_AGPCLK_0                     0x00000000 /* RWI-V */
#define CR_CPU_CST_7_CTRIM_AGPOCLK                            15:12 /* RWIVF */
#define CR_CPU_CST_7_CTRIM_AGPOCLK_0                     0x00000000 /* RWI-V */
#define CR_CPU_CST_7_CTRIM_AGPCLK_MC                          19:16 /* RWIVF */
#define CR_CPU_CST_7_CTRIM_AGPCLK_MC_0                   0x00000000 /* RWI-V */
#define CR_CPU_CST_7_CTRIM_AGPCLK_NW                          23:20 /* RWIVF */
#define CR_CPU_CST_7_CTRIM_AGPCLK_NW_0                   0x00000000 /* RWI-V */
#define CR_CPU_CST_7_CTRIM_AGPCLK_SW                          27:24 /* RWIVF */
#define CR_CPU_CST_7_CTRIM_AGPCLK_SW_0                   0x00000000 /* RWI-V */
#define CR_CPU_CST_7_CTRIM_AGPCLK_SE                          31:28 /* RWIVF */
#define CR_CPU_CST_7_CTRIM_AGPCLK_SE_0                   0x00000000 /* RWI-V */
#define CR_CPU_CST_8                                     0x80000360 /* RW-4R */
#define CR_CPU_CST_8_CTRIM_MICLK_LB                             3:0 /* RWIVF */
#define CR_CPU_CST_8_CTRIM_MICLK_LB_0                    0x00000000 /* RWI-V */  
#define CR_CPU_CST_8_CTRIM_MICLK_LT                             7:4 /* RWIVF */
#define CR_CPU_CST_8_CTRIM_MICLK_LT_0                    0x00000000 /* RWI-V */  
#define CR_CPU_CST_8_CTRIM_MICLK_TL                            11:8 /* RWIVF */
#define CR_CPU_CST_8_CTRIM_MICLK_TL_0                    0x00000000 /* RWI-V */  
#define CR_CPU_CST_8_CTRIM_MICLK_TR                           15:12 /* RWIVF */
#define CR_CPU_CST_8_CTRIM_MICLK_TR_0                    0x00000000 /* RWI-V */
#define CR_CPU_LDT_BIAS                                  0x80000364 /* RW-4R */
#define CR_CPU_LDT_BIAS_ENABLE                                  0:0 /* RWIVF */
#define CR_CPU_LDT_BIAS_ENABLE_ON                        0x00000001 /* RWI-V */
#define CR_CPU_LDT_BIAS_ENABLE_OFF                       0x00000000 /* RW--V */
#define CR_CPU_LDT_BIAS_OVERRIDE                                4:1 /* RWIVF */
#define CR_CPU_LDT_BIAS_OVERRIDE_0                       0x00000000 /* RWI-V */
#define CR_CPU_LDT_BIAS_PERIOD                                 17:5 /* RWIVF */
#define CR_CPU_LDT_BIAS_PERIOD_1MS                       0x00000400 /* RWI-V */
#define CR_CPU_LDT_BIAS_TRIM                                  20:18 /* RWIVF */
#define CR_CPU_LDT_BIAS_TRIM_0                           0x00000000 /* RWI-V */
#define CR_CPU_LDT_BIAS_STATUS                                24:21 /* R--VF */
#define CR_CPU_LDT_BIAS_STATUS_0                         0x00000000 /* R-I-V */               
#define CR_CPU_MISC_1                                    0x80000368 /* RW-4R */
#define CR_CPU_MISC_1_AGP_SBSTB_DSE                             0:0 /* RWIVF */
#define CR_CPU_MISC_1_AGP_SBSTB_DSE_0                    0x00000000 /* RWI-V */
#define CR_CPU_MISC_1_AGP_ADSTB_DSE                             1:1 /* RWIVF */
#define CR_CPU_MISC_1_AGP_ADSTB_DSE_0                    0x00000000 /* RWI-V */
#define CR_CPU_MISC_1_AGP_VREF_EN_BAR                           2:2 /* RWIVF */
#define CR_CPU_MISC_1_AGP_VREF_EN_BAR_1                  0x00000001 /* RWI-V */
#define CR_CPU_MISC_1_CRM_VREF_EN_BAR                           3:3 /* RWIVF */
#define CR_CPU_MISC_1_CRM_VREF_EN_BAR_1                  0x00000001 /* RWI-V */
#define CR_CPU_MISC_1_PM_ENABLE                                 4:4 /* RWIVF */
#define CR_CPU_MISC_1_PM_ENABLE_0                        0x00000000 /* RWI-V */
#define CR_CPU_MISC_1_SW_BP_AGPCLKOUT                           5:5 /* RWIVF */
#define CR_CPU_MISC_1_SW_BP_AGPCLKOUT_1                  0x00000001 /* RWI-V */
#define CR_CPU_MISC_1_SW_BP_AGPCLK                              6:6 /* RWIVF */
#define CR_CPU_MISC_1_SW_BP_AGPCLK_1                     0x00000001 /* RWI-V */
#define CR_CPU_MISC_1_SW_BP_AGPCLK_DIV                          7:7 /* RWIVF */
#define CR_CPU_MISC_1_SW_BP_AGPCLK_DIV_0                 0x00000000 /* RWI-V */
#define CR_CPU_MISC_1_SW_BP_MCLK_DIV                            8:8 /* RWIVF */
#define CR_CPU_MISC_1_SW_BP_MCLK_DIV_0                   0x00000000 /* RWI-V */
/* dev_cr_rom.ref */
#define CR_ROM_NB_TABLE                       0xFFFFFFE7:0xFFFFFFE0 /* R---M */
#define CR_ROM_NB_TABLE__SIZE                 0x00000007:0x00000000 /* R---M */
#define CR_ROM_NB_TABLE_SAFE                     (0*32+31):(0*32+3) /* R--UF */
#define CR_ROM_NB_TABLE_USER                     (1*32+31):(1*32+3) /* R--UF */
#define CR_ROM_NB_BOOT__SIZE_INTEL            0x000000FF:0x00000000 /* R---M */
#define CR_ROM_NB_BOOT__SIZE_AMD              0x000000FF:0x00000000 /* R---M */
#define CR_ROM_NB_BOOT_HEADER                    (0*32+31):(0*32+0) /* R--VF */
#define CR_ROM_NB_BOOT_HEADER_VALUE                      0x2B16D065 /* R---V */
#define CR_ROM_NB_BOOT_PROC                       (1*32+0):(1*32+0) /* R--VF */
#define CR_ROM_NB_BOOT_PROC_AMD                          0x00000000 /* R---V */
#define CR_ROM_NB_BOOT_PROC_INTEL                        0x00000001 /* R---V */
#define CR_ROM_NB_BOOT_RAMTYPE                    (1*32+2):(1*32+2) /* R--VF */
#define CR_ROM_NB_BOOT_RAMTYPE_SDR                       0x00000000 /* R---V */
#define CR_ROM_NB_BOOT_RAMTYPE_DDR                       0x00000001 /* R---V */
#define CR_ROM_NB_BOOT_RAMWIDTH                   (1*32+3):(1*32+3) /* R--VF */
#define CR_ROM_NB_BOOT_RAMWIDTH_64                       0x00000000 /* R---V */
#define CR_ROM_NB_BOOT_RAMWIDTH_128                      0x00000001 /* R---V */
#define CR_ROM_NB_BOOT_MEM_POSTDIV                (1*32+7):(1*32+4) /* R--VF */
#define CR_ROM_NB_BOOT_AGP_POSTDIV               (1*32+11):(1*32+8) /* R--VF */
#define CR_ROM_NB_BOOT_FSB_ROM                  (1*32+15):(1*32+12) /* R--VF */
#define CR_ROM_NB_BOOT_FSB_66                   (1*32+19):(1*32+16) /* R--VF */
#define CR_ROM_NB_BOOT_FSB_100                  (1*32+23):(1*32+20) /* R--VF */
#define CR_ROM_NB_BOOT_FSB_TUALATIN             (1*32+27):(1*32+24) /* R--VF */
#define CR_ROM_NB_BOOT_FSB_133                  (1*32+31):(1*32+28) /* R--VF */
#define CR_ROM_NB_BOOT_COREPLL_MDIV_66            (2*32+7):(2*32+0) /* R--VF */
#define CR_ROM_NB_BOOT_COREPLL_MDIV_100          (2*32+15):(2*32+8) /* R--VF */
#define CR_ROM_NB_BOOT_COREPLL_MDIV_TUALATIN    (2*32+23):(2*32+16) /* R--VF */
#define CR_ROM_NB_BOOT_COREPLL_MDIV_133         (2*32+31):(2*32+24) /* R--VF */
#define CR_ROM_NB_BOOT_COREPLL_NDIV_66            (3*32+7):(3*32+0) /* R--VF */
#define CR_ROM_NB_BOOT_COREPLL_NDIV_100          (3*32+15):(3*32+8) /* R--VF */
#define CR_ROM_NB_BOOT_COREPLL_NDIV_TUALATIN    (3*32+23):(3*32+16) /* R--VF */
#define CR_ROM_NB_BOOT_COREPLL_NDIV_133         (3*32+31):(3*32+24) /* R--VF */
#define CR_ROM_NB_BOOT_COREPLL_MDIV_ROM           (4*32+7):(4*32+0) /* R--VF */
#define CR_ROM_NB_BOOT_COREPLL_NDIV_ROM          (4*32+15):(4*32+8) /* R--VF */
#define CR_ROM_NB_BOOT_ASRC_CPU                 (4*32+23):(4*32+16) /* R--VF */
#define CR_ROM_NB_BOOT_ASRC_LDT                 (4*32+31):(4*32+24) /* R--VF */
#define CR_ROM_NB_BOOT_SADDOUTCLK_DLY             (5*32+3):(5*32+0) /* R--VF */
#define CR_ROM_NB_BOOT_SADDOUTCLK_DLY__PROD              0x0000000A /* ----V */
#define CR_ROM_NB_BOOT_SDATAOUTCLK_DLY            (5*32+7):(5*32+4) /* R--VF */
#define CR_ROM_NB_BOOT_SDATAOUTCLK_DLY__PROD             0x00000008 /* ----V */
#define CR_ROM_NB_BOOT_CPU_VREF_EN_               (5*32+8):(5*32+8) /* R--VF */
#define CR_ROM_NB_BOOT_APIC_33                    (5*32+9):(5*32+9) /* R--VF */
#define CR_ROM_NB_BOOT_COREPLL_SETUP            (5*32+18):(5*32+10) /* R--VF */
#define CR_ROM_NB_BOOT_CPUPLL_SETUP             (5*32+27):(5*32+19) /* R--VF */
#define CR_ROM_NB_BOOT_COREPLL_DLY              (5*32+31):(5*32+28) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_CPUCLKFB             (6*32+3):(6*32+0) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_CPUCLK2X_BL          (6*32+7):(6*32+4) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_CPUCLK2X_BR         (6*32+11):(6*32+8) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_CPUCLK_NW          (6*32+15):(6*32+12) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_CPUCLK_SW          (6*32+19):(6*32+16) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_CPUCLK_SE          (6*32+23):(6*32+20) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_CPUOCLK_BL         (6*32+27):(6*32+24) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_CPUOCLK_BR         (6*32+31):(6*32+28) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_CPUCLKOUT            (7*32+3):(7*32+0) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_APICCLK_MCP          (7*32+7):(7*32+4) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_APICCLK_CPU         (7*32+11):(7*32+8) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_COREPLLFB          (7*32+15):(7*32+12) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_CPUPLLFB           (7*32+19):(7*32+16) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_SPARE1             (7*32+23):(7*32+20) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_SPARE2             (7*32+27):(7*32+24) /* R--VF */
#define CR_ROM_NB_BOOT_CTRIM_SPARE3             (7*32+31):(7*32+28) /* R--VF */
#define CR_ROM_NB_BOOT_CSHAPE_CPUCLKFB            (8*32+3):(8*32+0) /* R--VF */
#define CR_ROM_NB_BOOT_CSHAPE_CPUCLK2X            (8*32+7):(8*32+4) /* R--VF */
#define CR_ROM_NB_BOOT_CSHAPE_CPUCLK             (8*32+11):(8*32+8) /* R--VF */
#define CR_ROM_NB_BOOT_CSHAPE_CPUCLKOUT         (8*32+15):(8*32+12) /* R--VF */
#define CR_ROM_NB_BOOT_CSHAPE_APICCLK_CPU       (8*32+19):(8*32+16) /* R--VF */
#define CR_ROM_NB_BOOT_CSHAPE_APICCLK_MCP       (8*32+23):(8*32+20) /* R--VF */
#define CR_ROM_NB_BOOT_CSHAPE_SPARE1            (8*32+27):(8*32+24) /* R--VF */
#define CR_ROM_NB_BOOT_CSHAPE_SPARE2            (8*32+31):(8*32+28) /* R--VF */
#define CR_ROM_NB_BOOT_INTEL_BPRI_                (9*32+0):(9*32+0) /* R--VF */    
#define CR_ROM_NB_BOOT_INTEL_BNR_                 (9*32+1):(9*32+1) /* R--VF */    
#define CR_ROM_NB_BOOT_INTEL_ADS_                 (9*32+2):(9*32+2) /* R--VF */    
#define CR_ROM_NB_BOOT_INTEL_ADDR_               (9*32+31):(9*32+3) /* R--VF */    
#define CR_ROM_NB_BOOT_INTEL_TRDY_              (10*32+0):(10*32+0) /* R--VF */
#define CR_ROM_NB_BOOT_INTEL_RS_                (10*32+3):(10*32+1) /* R--VF */
#define CR_ROM_NB_BOOT_INTEL_REQ_               (10*32+8):(10*32+4) /* R--VF */
#define CR_ROM_NB_BOOT_INTEL_HITM_              (10*32+9):(10*32+9) /* R--VF */
#define CR_ROM_NB_BOOT_INTEL_HIT_             (10*32+10):(10*32+10) /* R--VF */
#define CR_ROM_NB_BOOT_INTEL_DRDY_            (10*32+11):(10*32+11) /* R--VF */
#define CR_ROM_NB_BOOT_INTEL_DEFER_           (10*32+12):(10*32+12) /* R--VF */
#define CR_ROM_NB_BOOT_INTEL_DBSY_            (10*32+13):(10*32+13) /* R--VF */
#define CR_ROM_NB_BOOT_INTEL_AGTL_PLUS        (10*32+14):(10*32+14) /* R--VF */
#define CR_ROM_NB_BOOT_INTEL_AGTL_PLUS__PROD             0x00000001 /* ----V */
#define CR_ROM_NB_BOOT_INTEL_SPARE1           (10*32+31):(10*32+15) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_SB               (32*32+0):(32*32+0) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_RR               (32*32+1):(32*32+1) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_BT               (32*32+2):(32*32+2) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_AM               (32*32+5):(32*32+3) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_DM               (32*32+8):(32*32+6) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_RO              (32*32+10):(32*32+9) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_AC             (32*32+13):(32*32+11) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_PM             (32*32+14):(32*32+14) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_EX             (32*32+15):(32*32+15) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_DL             (32*32+19):(32*32+16) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_DS             (32*32+20):(32*32+20) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_PP             (32*32+21):(32*32+21) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_AD             (32*32+23):(32*32+22) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_OD             (32*32+25):(32*32+24) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_ED             (32*32+27):(32*32+26) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_OC             (32*32+30):(32*32+28) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_EC_LO          (32*32+31):(32*32+31) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SIP_EC_HI            (33*32+1):(33*32+0) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SPARE1               (33*32+7):(33*32+2) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_NBAM                (33*32+10):(33*32+8) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_NBDM               (33*32+13):(33*32+11) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_NBDC               (33*32+15):(33*32+14) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_NBSI               (33*32+18):(33*32+16) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_NBSO               (33*32+21):(33*32+20) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_NBRW               (33*32+25):(33*32+24) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_NBWR               (33*32+26):(33*32+26) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_NBWD               (33*32+29):(33*32+27) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SDATAIN_EARLY      (33*32+30):(33*32+30) /* R--VF */
#define CR_ROM_NB_BOOT_AMD_SPARE2             (33*32+31):(33*32+31) /* R--VF */
/* dev_cr_apc.ref */
#define CR_APC                                0x8000F0FF:0x8000F000 /* RW--D */
#define CR_APC_P2P_0                                     0x8000F000 /* R--4R */
#define CR_APC_P2P_0_VENDOR_ID                                 15:0 /* C--VF */
#define CR_APC_P2P_0_VENDOR_ID_NVIDIA                    0x000010DE /* C---V */
#define CR_APC_P2P_0_DEVICE_ID                                31:16 /* C--VF */
#define CR_APC_P2P_0_DEVICE_ID_NV1B_DEVID0               0x000001B7 /* C---V */
#define CR_APC_P2P_1                                     0x8000F004 /* RW-4R */
#define CR_APC_P2P_1_IO_SPACE                                   0:0 /* RWIVF */
#define CR_APC_P2P_1_IO_SPACE_DISABLED                   0x00000000 /* RWI-V */
#define CR_APC_P2P_1_IO_SPACE_ENABLED                    0x00000001 /* RW--V */
#define CR_APC_P2P_1_MEMORY_SPACE                               1:1 /* RWIVF */
#define CR_APC_P2P_1_MEMORY_SPACE_DISABLED               0x00000000 /* RWI-V */
#define CR_APC_P2P_1_MEMORY_SPACE_ENABLED                0x00000001 /* RW--V */
#define CR_APC_P2P_1_BUS_MASTER                                 2:2 /* RWIVF */
#define CR_APC_P2P_1_BUS_MASTER_DISABLED                 0x00000000 /* RWI-V */
#define CR_APC_P2P_1_BUS_MASTER_ENABLED                  0x00000001 /* RW--V */
#define CR_APC_P2P_1_SPEC_CYC                                   3:3 /* C--VF */
#define CR_APC_P2P_1_SPEC_CYC_DISABLED                   0x00000000 /* C---V */
#define CR_APC_P2P_1_SPEC_CYC_ENABLED                    0x00000001 /* ----V */
#define CR_APC_P2P_1_WRITE_AND_INVAL                            4:4 /* C--VF */
#define CR_APC_P2P_1_WRITE_AND_INVAL_DISABLED            0x00000000 /* C---V */
#define CR_APC_P2P_1_WRITE_AND_INVAL_ENABLED             0x00000001 /* ----V */
#define CR_APC_P2P_1_PALETTE_SNOOP                              5:5 /* C--VF */
#define CR_APC_P2P_1_PALETTE_SNOOP_DISABLED              0x00000000 /* C---V */
#define CR_APC_P2P_1_PALETTE_SNOOP_ENABLED               0x00000001 /* ----V */
#define CR_APC_P2P_1_PERR                                       6:6 /* C--VF */
#define CR_APC_P2P_1_PERR_DISABLED                       0x00000000 /* C---V */
#define CR_APC_P2P_1_PERR_ENABLED                        0x00000001 /* ----V */
#define CR_APC_P2P_1_STEP                                       7:7 /* C--VF */
#define CR_APC_P2P_1_STEP_DISABLED                       0x00000000 /* C---V */
#define CR_APC_P2P_1_STEP_ENABLED                        0x00000001 /* ----V */
#define CR_APC_P2P_1_SERR                                       8:8 /* RWIVF */
#define CR_APC_P2P_1_SERR_DISABLED                       0x00000000 /* RWI-V */
#define CR_APC_P2P_1_SERR_ENABLED                        0x00000001 /* RW--V */
#define CR_APC_P2P_1_FBACK                                      9:9 /* C--VF */
#define CR_APC_P2P_1_FBACK_INCAPABLE                     0x00000000 /* C---V */
#define CR_APC_P2P_1_FBACK_CAPABLE                       0x00000001 /* ----V */
#define CR_APC_P2P_1_CAPLIST                                  20:20 /* C--VF */
#define CR_APC_P2P_1_CAPLIST_NOT_PRESENT                 0x00000000 /* C---V */
#define CR_APC_P2P_1_CAPLIST_PRESENT                     0x00000001 /* ----V */
#define CR_APC_P2P_1_66MHZ                                    21:21 /* C--VF */
#define CR_APC_P2P_1_66MHZ_INCAPABLE                     0x00000000 /* ----V */
#define CR_APC_P2P_1_66MHZ_CAPABLE                       0x00000001 /* C---V */
#define CR_APC_P2P_1_UDF                                      22:22 /* C--VF */
#define CR_APC_P2P_1_UDF_INCAPABLE                       0x00000000 /* C---V */
#define CR_APC_P2P_1_UDF_CAPABLE                         0x00000001 /* ----V */
#define CR_APC_P2P_1_FAST_BACK2BACK                           23:23 /* C--VF */
#define CR_APC_P2P_1_FAST_BACK2BACK_INCAPABLE            0x00000000 /* C---V */
#define CR_APC_P2P_1_FAST_BACK2BACK_CAPABLE              0x00000001 /* ----V */
#define CR_APC_P2P_1_DATAPERR                                 24:24 /* C--VF */
#define CR_APC_P2P_1_DATAPERR_DISABLED                   0x00000000 /* C---V */
#define CR_APC_P2P_1_DATAPERR_ENABLED                    0x00000001 /* ----V */
#define CR_APC_P2P_1_DEVSEL_TIMING                            26:25 /* C--VF */
#define CR_APC_P2P_1_DEVSEL_TIMING_FAST                  0x00000000 /* ----V */
#define CR_APC_P2P_1_DEVSEL_TIMING_MEDIUM                0x00000001 /* C---V */
#define CR_APC_P2P_1_DEVSEL_TIMING_SLOW                  0x00000002 /* ----V */
#define CR_APC_P2P_1_SIGNALED_TARGET                          27:27 /* C--VF */
#define CR_APC_P2P_1_SIGNALED_TARGET_NO_ABORT            0x00000000 /* C---V */
#define CR_APC_P2P_1_SIGNALED_TARGET_ABORT               0x00000001 /* ----V */
#define CR_APC_P2P_1_RECEIVED_TARGET                          28:28 /* RWIVF */
#define CR_APC_P2P_1_RECEIVED_TARGET_NO_ABORT            0x00000000 /* R-I-V */
#define CR_APC_P2P_1_RECEIVED_TARGET_ABORT               0x00000001 /* R---V */
#define CR_APC_P2P_1_RECEIVED_TARGET_CLEAR               0x00000001 /* -W--V */
#define CR_APC_P2P_1_RECEIVED_MASTER                          29:29 /* RWIVF */
#define CR_APC_P2P_1_RECEIVED_MASTER_NO_ABORT            0x00000000 /* R-I-V */
#define CR_APC_P2P_1_RECEIVED_MASTER_ABORT               0x00000001 /* R---V */
#define CR_APC_P2P_1_RECEIVED_MASTER_CLEAR               0x00000001 /* -W--V */
#define CR_APC_P2P_1_SENT_SERR                                30:30 /* RWIVF */
#define CR_APC_P2P_1_SENT_SERR_DISABLE                   0x00000000 /* R-I-V */
#define CR_APC_P2P_1_SENT_SERR_ENABLE                    0x00000001 /* R---V */
#define CR_APC_P2P_1_SENT_SERR_CLEAR                     0x00000001 /* -W--V */
#define CR_APC_P2P_1_DETECTED_PERR                            31:31 /* C--VF */
#define CR_APC_P2P_1_DETECTED_PERR_DISABLED              0x00000000 /* C---V */
#define CR_APC_P2P_1_DETECTED_PERR_ENABLED               0x00000001 /* ----V */
#define CR_APC_P2P_2                                     0x8000F008 /* R--4R */
#define CR_APC_P2P_2_REVISION_ID                                7:0 /* C--VF */
#define CR_APC_P2P_2_REVISION_ID_A01                     0x000000A1 /* C---V */
#define CR_APC_P2P_2_REVISION_ID_A02                     0x000000A2 /* ----V */
#define CR_APC_P2P_2_REVISION_ID_B01                     0x000000B1 /* ----V */
#define CR_APC_P2P_2_INTERFACE                                 15:8 /* C--VF */
#define CR_APC_P2P_2_INTERFACE_HOST_BRIDGE               0x00000000 /* C---V */
#define CR_APC_P2P_2_SUBCLASS                                 23:16 /* C--VF */
#define CR_APC_P2P_2_SUBCLASS_PCI_BRIDGE                 0x00000004 /* C---V */
#define CR_APC_P2P_2_CLASS                                    31:24 /* C--VF */
#define CR_APC_P2P_2_CLASS_BRIDGE                        0x00000006 /* C---V */
#define CR_APC_P2P_3                                     0x8000F00C /* RW-4R */
#define CR_APC_P2P_3_LATENCY_TIMER                             15:8 /* RWIVF */
#define CR_APC_P2P_3_LATENCY_TIMER_0_CLOCKS              0x00000000 /* RWI-V */
#define CR_APC_P2P_3_HEADER_TYPE                              23:16 /* C--VF */
#define CR_APC_P2P_3_HEADER_TYPE_PCI_BRIDGE              0x00000001 /* C---V */
#define CR_APC_P2P_6                                     0x8000F018 /* RW-4R */
#define CR_APC_P2P_6_PRI_BUS                                    7:0 /* RWIVF */
#define CR_APC_P2P_6_PRI_BUS_0                           0x00000000 /* RWI-V */
#define CR_APC_P2P_6_SEC_BUS                                   15:8 /* RWIVF */
#define CR_APC_P2P_6_SEC_BUS_0                           0x00000000 /* RWI-V */
#define CR_APC_P2P_6_SUB_BUS                                  23:16 /* RWIVF */
#define CR_APC_P2P_6_SUB_BUS_0                           0x00000000 /* RWI-V */
#define CR_APC_P2P_6_LATENCY_TIMER                            31:24 /* RWIVF */
#define CR_APC_P2P_6_LATENCY_TIMER_0_CLOCKS              0x00000000 /* RWI-V */
#define CR_APC_P2P_7                                     0x8000F01C /* RW-4R */
#define CR_APC_P2P_7_IOBASE_R                                   3:0 /* C--UF */
#define CR_APC_P2P_7_IOBASE_R_16                         0x00000000 /* ----V */
#define CR_APC_P2P_7_IOBASE_R_32                         0x00000001 /* C---V */
#define CR_APC_P2P_7_IOBASE_LOW                                 7:4 /* RWIUF */
#define CR_APC_P2P_7_IOBASE_LOW_15                       0x0000000F /* RWI-V */
#define CR_APC_P2P_7_IOLIMIT_R                                 11:8 /* C--UF */
#define CR_APC_P2P_7_IOLIMIT_R_16                        0x00000000 /* ----V */
#define CR_APC_P2P_7_IOLIMIT_R_32                        0x00000001 /* C---V */
#define CR_APC_P2P_7_IOLIMIT_LOW                              15:12 /* RWIUF */
#define CR_APC_P2P_7_IOLIMIT_LOW_0                       0x00000000 /* RWI-V */
#define CR_APC_P2P_7_CAPLIST                                  20:20 /* C--VF */
#define CR_APC_P2P_7_CAPLIST_NOT_PRESENT                 0x00000000 /* C---V */
#define CR_APC_P2P_7_CAPLIST_PRESENT                     0x00000001 /* ----V */
#define CR_APC_P2P_7_66MHZ                                    21:21 /* C--VF */
#define CR_APC_P2P_7_66MHZ_INCAPABLE                     0x00000000 /* ----V */
#define CR_APC_P2P_7_66MHZ_CAPABLE                       0x00000001 /* C---V */
#define CR_APC_P2P_7_UDF                                      22:22 /* C--VF */
#define CR_APC_P2P_7_UDF_INCAPABLE                       0x00000000 /* C---V */
#define CR_APC_P2P_7_UDF_CAPABLE                         0x00000001 /* ----V */
#define CR_APC_P2P_7_FAST_BACK2BACK                           23:23 /* C--VF */
#define CR_APC_P2P_7_FAST_BACK2BACK_INCAPABLE            0x00000000 /* ----V */
#define CR_APC_P2P_7_FAST_BACK2BACK_CAPABLE              0x00000001 /* C---V */
#define CR_APC_P2P_7_DATAPERR                                 24:24 /* C--VF */
#define CR_APC_P2P_7_DATAPERR_DISABLED                   0x00000000 /* C---V */
#define CR_APC_P2P_7_DATAPERR_ENABLED                    0x00000001 /* ----V */
#define CR_APC_P2P_7_DEVSEL_TIMING                            26:25 /* C--VF */
#define CR_APC_P2P_7_DEVSEL_TIMING_FAST                  0x00000000 /* ----V */
#define CR_APC_P2P_7_DEVSEL_TIMING_MEDIUM                0x00000001 /* C---V */
#define CR_APC_P2P_7_DEVSEL_TIMING_SLOW                  0x00000002 /* ----V */
#define CR_APC_P2P_7_SIGNALED_TARGET                          27:27 /* C--VF */
#define CR_APC_P2P_7_SIGNALED_TARGET_NO_ABORT            0x00000000 /* C---V */
#define CR_APC_P2P_7_SIGNALED_TARGET_ABORT               0x00000001 /* ----V */
#define CR_APC_P2P_7_RECEIVED_TARGET                          28:28 /* RWIVF */
#define CR_APC_P2P_7_RECEIVED_TARGET_NO_ABORT            0x00000000 /* R-I-V */
#define CR_APC_P2P_7_RECEIVED_TARGET_ABORT               0x00000001 /* R---V */
#define CR_APC_P2P_7_RECEIVED_TARGET_CLEAR               0x00000001 /* -W--V */
#define CR_APC_P2P_7_RECEIVED_MASTER                          29:29 /* RWIVF */
#define CR_APC_P2P_7_RECEIVED_MASTER_NO_ABORT            0x00000000 /* R-I-V */
#define CR_APC_P2P_7_RECEIVED_MASTER_ABORT               0x00000001 /* R---V */
#define CR_APC_P2P_7_RECEIVED_MASTER_CLEAR               0x00000001 /* -W--V */
#define CR_APC_P2P_7_SENT_SERR                                30:30 /* RWIVF */
#define CR_APC_P2P_7_SENT_SERR_DISABLE                   0x00000000 /* R-I-V */
#define CR_APC_P2P_7_SENT_SERR_ENABLE                    0x00000001 /* R---V */
#define CR_APC_P2P_7_SENT_SERR_CLEAR                     0x00000001 /* -W--V */
#define CR_APC_P2P_7_DETECTED_PERR                            31:31 /* C--VF */
#define CR_APC_P2P_7_DETECTED_PERR_DISABLED              0x00000000 /* C---V */
#define CR_APC_P2P_7_DETECTED_PERR_ENABLED               0x00000001 /* ----V */
#define CR_APC_P2P_8                                     0x8000F020 /* RW-4R */
#define CR_APC_P2P_8_MBASE                                     15:4 /* RWIUF */
#define CR_APC_P2P_8_MBASE_FFF                           0x00000FFF /* RWI-V */
#define CR_APC_P2P_8_MLIMIT                                   31:20 /* RWIUF */
#define CR_APC_P2P_8_MLIMIT_0                            0x00000000 /* RWI-V */
#define CR_APC_P2P_9                                     0x8000F024 /* RW-4R */
#define CR_APC_P2P_9_PREFETCH_MBASE                            15:4 /* RWIUF */
#define CR_APC_P2P_9_PREFETCH_MBASE_FFF                  0x00000FFF /* RWI-V */
#define CR_APC_P2P_9_PREFETCH_MLIMIT                          31:20 /* RWIUF */
#define CR_APC_P2P_9_PREFETCH_MLIMIT_0                   0x00000000 /* RWI-V */
#define CR_APC_P2P_15                                    0x8000F03C /* RW-4R */
#define CR_APC_P2P_15_PERR_RESP                               16:16 /* RWIVF */
#define CR_APC_P2P_15_PERR_RESP_DISABLED                 0x00000000 /* RWI-V */
#define CR_APC_P2P_15_PERR_RESP_ENABLED                  0x00000001 /* RW--V */
#define CR_APC_P2P_15_SERR                                    17:17 /* RWIVF */
#define CR_APC_P2P_15_SERR_DISABLED                      0x00000000 /* RWI-V */
#define CR_APC_P2P_15_SERR_ENABLED                       0x00000001 /* RW--V */
#define CR_APC_P2P_15_ISA                                     18:18 /* RWIVF */
#define CR_APC_P2P_15_ISA_DISABLED                       0x00000000 /* RWI-V */
#define CR_APC_P2P_15_ISA_ENABLED                        0x00000001 /* RW--V */
#define CR_APC_P2P_15_VGA                                     19:19 /* RWIVF */
#define CR_APC_P2P_15_VGA_DISABLED                       0x00000000 /* RWI-V */
#define CR_APC_P2P_15_VGA_ENABLED                        0x00000001 /* RW--V */
#define CR_APC_P2P_15_SERR_REPORT                             21:21 /* C--VF */
#define CR_APC_P2P_15_SERR_REPORT_DISABLED               0x00000000 /* C---V */
#define CR_APC_P2P_15_SERR_REPORT_ENABLED                0x00000001 /* ----V */
#define CR_APC_P2P_15_RST                                     22:22 /* C--VF */
#define CR_APC_P2P_15_RST_DISABLED                       0x00000000 /* C---V */
#define CR_APC_P2P_15_RST_ENABLED                        0x00000001 /* ----V */
#define CR_APC_P2P_15_FAST_BACK2BACK                          23:23 /* C--VF */
#define CR_APC_P2P_15_FAST_BACK2BACK_INCAPABLE           0x00000000 /* ----V */
#define CR_APC_P2P_15_FAST_BACK2BACK_CAPABLE             0x00000001 /* C---V */
#define CR_APC_P2P_16                                    0x8000F040 /* RW-4R */
#define CR_APC_P2P_16_TGT_PREF                                  0:0 /* RWIVF */
#define CR_APC_P2P_16_TGT_PREF_DISABLED                  0x00000000 /* RWI-V */
#define CR_APC_P2P_16_TGT_PREF_ENABLED                   0x00000001 /* RW--V */
#define CR_APC_P2P_17                                    0x8000F044 /* RW-4R */
#define CR_APC_P2P_17_MEMTOP                                  31:24 /* RWIVF */
#define CR_APC_P2P_17_MEMTOP_16MB                        0x00000000 /* RWI-V */
#define CR_APC_P2P_17_MEMTOP_32MB                        0x00000001 /* RW--V */
#define CR_APC_P2P_17_MEMTOP_48MB                        0x00000002 /* RW--V */
#define CR_APC_P2P_17_MEMTOP_64MB                        0x00000003 /* RW--V */
#define CR_APC_P2P_17_MEMTOP_128MB                       0x00000007 /* RW--V */
#define CR_APC_P2P_17_MEMTOP_256MB                       0x0000000F /* RW--V */
#define CR_APC_P2P_17_MEMTOP_512MB                       0x0000001F /* RW--V */
#define CR_APC_P2P_17_MEMTOP_1GB                         0x0000003F /* RW--V */
#define CR_APC_P2P_17_MEMTOP_2GB                         0x0000007F /* RW--V */
#define CR_APC_P2P_17_MEMTOP__PROD_C                     0x00000000 /* RW--V */
#define CR_APC_P2P_19                                    0x8000F04C /* RW-4R */
#define CR_APC_P2P_19_NV11                                      0:0 /* RWIVF */
#define CR_APC_P2P_19_NV11_DISABLED                      0x00000000 /* RWI-V */
#define CR_APC_P2P_19_NV11_ENABLED                       0x00000001 /* RW--V */
#define CR_APC_P2P_20                                    0x8000F050 /* RW-4R */
#define CR_APC_P2P_20_AGPBASE                                 31:12 /* RWIVF */
#define CR_APC_P2P_20_AGPBASE_0                          0x00000000 /* RWI-V */
#define CR_APC_P2P_20_AGPBASE__PROD_C                    0x00000000 /* RW--V */
#define CR_APC_P2P_21                                    0x8000F054 /* RW-4R */
#define CR_APC_P2P_21_AGPLIMIT                                31:12 /* RWIVF */
#define CR_APC_P2P_21_AGPLIMIT_0                         0x00080000 /* RWI-V */
#define CR_APC_P2P_21_AGPLIMIT__PROD_C                   0x00080000 /* RW--V */
/* dev_cr_pmctl.ref */
#define CR_PMCTL                          0x800003AC:0x80000340 /* RW--D */
#define CR_PMCTL_CONTROL                             0x80000340 /* RW-4R */
#define CR_PMCTL_CONTROL_CLOCK				    1:0 /* RWIVF */
#define CR_PMCTL_CONTROL_CLOCK_MCLK		     0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_CLOCK_CPUCLK		     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_CLOCK_LDTCLK		     0x00000002 /* RW--V */
#define CR_PMCTL_CONTROL_CLOCK_AGPCLK		     0x00000003 /* RW--V */
#define CR_PMCTL_CONTROL_ADDTOEVENT                         2:2 /* RWIVF */
#define CR_PMCTL_CONTROL_ADDTOEVENT_INCR             0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_ADDTOEVENT_ADDSEL	     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_DRIVE_OUT                          4:4 /* RWIVF */
#define CR_PMCTL_CONTROL_DRIVE_OUT_NORMAL            0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_DRIVE_OUT_OBSERVE           0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_DRIVE_SEL                          6:5 /* RWXVF */
#define CR_PMCTL_CONTROL_CLEAR_EVENT_ONCE                   7:7 /* RWIVF */
#define CR_PMCTL_CONTROL_CLEAR_EVENT_ONCE_DISABLE    0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_CLEAR_EVENT_ONCE_ENABLE     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_EVENTADD_SEL			  15:12 /* RWXVF */
#define CR_PMCTL_CONTROL_BIN0_ENABLE			  16:16 /* RWIVF */
#define CR_PMCTL_CONTROL_BIN0_ENABLE_FALSE	     0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_BIN0_ENABLE_TRUE	     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_BIN1_ENABLE			  17:17 /* RWIVF */
#define CR_PMCTL_CONTROL_BIN1_ENABLE_FALSE	     0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_BIN1_ENABLE_TRUE	     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_BIN2_ENABLE			  18:18 /* RWIVF */
#define CR_PMCTL_CONTROL_BIN2_ENABLE_FALSE	     0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_BIN2_ENABLE_TRUE	     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_BIN3_ENABLE			  19:19 /* RWIVF */
#define CR_PMCTL_CONTROL_BIN3_ENABLE_FALSE	     0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_BIN3_ENABLE_TRUE	     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_BIN4_ENABLE			  20:20 /* RWIVF */
#define CR_PMCTL_CONTROL_BIN4_ENABLE_FALSE	     0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_BIN4_ENABLE_TRUE	     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_BIN5_ENABLE			  21:21 /* RWIVF */
#define CR_PMCTL_CONTROL_BIN5_ENABLE_FALSE	     0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_BIN5_ENABLE_TRUE	     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_BIN6_ENABLE			  22:22 /* RWIVF */
#define CR_PMCTL_CONTROL_BIN6_ENABLE_FALSE	     0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_BIN6_ENABLE_TRUE	     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_BIN7_ENABLE			  23:23 /* RWIVF */
#define CR_PMCTL_CONTROL_BIN7_ENABLE_FALSE	     0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_BIN7_ENABLE_TRUE	     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_BIN10_ENABLE			  24:24 /* RWIVF */
#define CR_PMCTL_CONTROL_BIN10_ENABLE_FALSE	     0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_BIN10_ENABLE_TRUE	     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_BIN32_ENABLE			  25:25 /* RWIVF */
#define CR_PMCTL_CONTROL_BIN32_ENABLE_FALSE	     0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_BIN32_ENABLE_TRUE	     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_BIN54_ENABLE			  26:26 /* RWIVF */
#define CR_PMCTL_CONTROL_BIN54_ENABLE_FALSE	     0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_BIN54_ENABLE_TRUE	     0x00000001 /* RW--V */
#define CR_PMCTL_CONTROL_BIN76_ENABLE			  27:27 /* RWIVF */
#define CR_PMCTL_CONTROL_BIN76_ENABLE_FALSE	     0x00000000 /* RWI-V */
#define CR_PMCTL_CONTROL_BIN76_ENABLE_TRUE	     0x00000001 /* RW--V */
#define CR_PMCTL_TRIG0_SEL                           0x80000350 /* RW-4R */
#define CR_PMCTL_TRIG0_SEL_SEL0                             5:0 /* RWXUF */
#define CR_PMCTL_TRIG0_SEL_SEL1                            13:8 /* RWXUF */
#define CR_PMCTL_TRIG0_SEL_SEL2                           21:16 /* RWXUF */
#define CR_PMCTL_TRIG0_SEL_SEL3                           29:24 /* RWXUF */
#define CR_PMCTL_TRIG0_OP                            0x80000354 /* RW-4R */
#define CR_PMCTL_TRIG0_OP_FUNC                             15:0 /* RWXUF */
#define CR_PMCTL_TRIG0_OP_DSEL0                           16:16 /* RWXUF */
#define CR_PMCTL_TRIG0_OP_DSEL1                           17:17 /* RWXUF */
#define CR_PMCTL_TRIG0_OP_LATCH_ENABLE			  19:19 /* RWXUF */
#define CR_PMCTL_TRIG0_OP_LATCH_SEL			  23:20 /* RWXUF */
#define CR_PMCTL_TRIG1_SEL                           0x80000358 /* RW-4R */
#define CR_PMCTL_TRIG1_SEL_SEL0                             5:0 /* RWXUF */
#define CR_PMCTL_TRIG1_SEL_SEL1                            13:8 /* RWXUF */
#define CR_PMCTL_TRIG1_SEL_SEL2                           21:16 /* RWXUF */
#define CR_PMCTL_TRIG1_SEL_SEL3                           29:24 /* RWXUF */
#define CR_PMCTL_TRIG1_OP                            0x8000035C /* RW-4R */
#define CR_PMCTL_TRIG1_OP_FUNC                             15:0 /* RWXUF */
#define CR_PMCTL_TRIG1_OP_DSEL0                           16:16 /* RWXUF */
#define CR_PMCTL_TRIG1_OP_DSEL1                           17:17 /* RWXUF */
#define CR_PMCTL_TRIG1_OP_LATCH_ENABLE			  19:19 /* RWXUF */
#define CR_PMCTL_TRIG1_OP_LATCH_SEL			  23:20 /* RWXUF */
#define CR_PMCTL_TRIG1_OP_CMP_SEL			  27:24 /* RWXUF */
#define CR_PMCTL_TRIG1_OP_CMP_FUNCTION			  30:28 /* RWXUF */
#define CR_PMCTL_TRIG1_OP_CMP_FUNCTION_ALWAYS	     0x00000000 /* RW--V */
#define CR_PMCTL_TRIG1_OP_CMP_FUNCTION_LT	     0x00000001 /* RW--V */
#define CR_PMCTL_TRIG1_OP_CMP_FUNCTION_LE	     0x00000002 /* RW--V */
#define CR_PMCTL_TRIG1_OP_CMP_FUNCTION_EQ	     0x00000003 /* RW--V */
#define CR_PMCTL_TRIG1_OP_CMP_FUNCTION_NE	     0x00000004 /* RW--V */
#define CR_PMCTL_TRIG1_OP_CMP_FUNCTION_GE	     0x00000005 /* RW--V */
#define CR_PMCTL_TRIG1_OP_CMP_FUNCTION_GT	     0x00000006 /* RW--V */
#define CR_PMCTL_EVENT_SEL                           0x80000360 /* RW-4R */
#define CR_PMCTL_EVENT_SEL_SEL0                             5:0 /* RWXUF */
#define CR_PMCTL_EVENT_SEL_SEL1                            13:8 /* RWXUF */
#define CR_PMCTL_EVENT_SEL_SEL2                           21:16 /* RWXUF */
#define CR_PMCTL_EVENT_SEL_SEL3                           29:24 /* RWXUF */
#define CR_PMCTL_EVENT_OP                            0x80000364 /* RW-4R */
#define CR_PMCTL_EVENT_OP_FUNC                             15:0 /* RWXUF */
#define CR_PMCTL_EVENT_OP_DSEL0                           16:16 /* RWXUF */
#define CR_PMCTL_EVENT_OP_DSEL1                           17:17 /* RWXUF */
#define CR_PMCTL_EVENT_OP_LATCH_ENABLE			  19:19 /* RWXUF */
#define CR_PMCTL_EVENT_OP_LATCH_SEL			  23:20 /* RWXUF */
#define CR_PMCTL_EVENT_OP_CMP_SEL			  27:24 /* RWXUF */
#define CR_PMCTL_EVENT_OP_CMP_FUNCTION			  30:28 /* RWXUF */
#define CR_PMCTL_EVENT_OP_CMP_FUNCTION_ALWAYS	     0x00000000 /* RW--V */
#define CR_PMCTL_EVENT_OP_CMP_FUNCTION_LT	     0x00000001 /* RW--V */
#define CR_PMCTL_EVENT_OP_CMP_FUNCTION_LE	     0x00000002 /* RW--V */
#define CR_PMCTL_EVENT_OP_CMP_FUNCTION_EQ	     0x00000003 /* RW--V */
#define CR_PMCTL_EVENT_OP_CMP_FUNCTION_NE	     0x00000004 /* RW--V */
#define CR_PMCTL_EVENT_OP_CMP_FUNCTION_GE	     0x00000005 /* RW--V */
#define CR_PMCTL_EVENT_OP_CMP_FUNCTION_GT	     0x00000006 /* RW--V */
#define CR_PMCTL_SAMPLE_SEL                          0x80000368 /* RW-4R */
#define CR_PMCTL_SAMPLE_SEL_SEL0                            5:0 /* RWXUF */
#define CR_PMCTL_SAMPLE_SEL_SEL1                           13:8 /* RWXUF */
#define CR_PMCTL_SAMPLE_SEL_SEL2                          21:16 /* RWXUF */
#define CR_PMCTL_SAMPLE_SEL_SEL3                          29:24 /* RWXUF */
#define CR_PMCTL_SAMPLE_OP                           0x8000036C /* RW-4R */
#define CR_PMCTL_SAMPLE_OP_FUNC                            15:0 /* RWXUF */
#define CR_PMCTL_SAMPLE_OP_DSEL0                          16:16 /* RWXUF */
#define CR_PMCTL_SAMPLE_OP_DSEL1                          17:17 /* RWXUF */
#define CR_PMCTL_SAMPLE_OP_LATCH_ENABLE			  19:19 /* RWXUF */
#define CR_PMCTL_SAMPLE_OP_LATCH_SEL			  23:20 /* RWXUF */
#define CR_PMCTL_SAMPLE_OP_CMP_SEL			  27:24 /* RWXUF */
#define CR_PMCTL_SAMPLE_OP_CMP_FUNCTION			  30:28 /* RWXUF */
#define CR_PMCTL_SAMPLE_OP_CMP_FUNCTION_ALWAYS     0x00000000 /* RW--V */
#define CR_PMCTL_SAMPLE_OP_CMP_FUNCTION_LT	     0x00000001 /* RW--V */
#define CR_PMCTL_SAMPLE_OP_CMP_FUNCTION_LE	     0x00000002 /* RW--V */
#define CR_PMCTL_SAMPLE_OP_CMP_FUNCTION_EQ	     0x00000003 /* RW--V */
#define CR_PMCTL_SAMPLE_OP_CMP_FUNCTION_NE	     0x00000004 /* RW--V */
#define CR_PMCTL_SAMPLE_OP_CMP_FUNCTION_GE	     0x00000005 /* RW--V */
#define CR_PMCTL_SAMPLE_OP_CMP_FUNCTION_GT	     0x00000006 /* RW--V */
#define CR_PMCTL_SETFLAG_SEL                         0x80000370 /* RW-4R */
#define CR_PMCTL_SETFLAG_SEL_SEL0                           5:0 /* RWXUF */
#define CR_PMCTL_SETFLAG_SEL_SEL1                          13:8 /* RWXUF */
#define CR_PMCTL_SETFLAG_SEL_SEL2                         21:16 /* RWXUF */
#define CR_PMCTL_SETFLAG_SEL_SEL3                         29:24 /* RWXUF */
#define CR_PMCTL_SETFLAG_OP                          0x80000374 /* RW-4R */
#define CR_PMCTL_SETFLAG_OP_FUNC                           15:0 /* RWXUF */
#define CR_PMCTL_SETFLAG_OP_DSEL0                         16:16 /* RWXUF */
#define CR_PMCTL_SETFLAG_OP_DSEL1                         17:17 /* RWXUF */
#define CR_PMCTL_CLRFLAG_SEL                         0x80000378 /* RW-4R */
#define CR_PMCTL_CLRFLAG_SEL_SEL0                           5:0 /* RWXUF */
#define CR_PMCTL_CLRFLAG_SEL_SEL1                          13:8 /* RWXUF */
#define CR_PMCTL_CLRFLAG_SEL_SEL2                         21:16 /* RWXUF */
#define CR_PMCTL_CLRFLAG_SEL_SEL3                         29:24 /* RWXUF */
#define CR_PMCTL_CLRFLAG_OP                          0x8000037C /* RW-4R */
#define CR_PMCTL_CLRFLAG_OP_FUNC                           15:0 /* RWXUF */
#define CR_PMCTL_CLRFLAG_OP_DSEL0                         16:16 /* RWXUF */
#define CR_PMCTL_CLRFLAG_OP_DSEL1                         17:17 /* RWXUF */
#define CR_PMCTL_TRIGGERCNT                          0x80000380 /* RW-4R */
#define CR_PMCTL_TRIGGERCNT_VAL                            31:0 /* RWIUF */
#define CR_PMCTL_TRIGGERCNT_VAL_ZERO                 0x00000000 /* RWI-V */
#define CR_PMCTL_SAMPLECNT                           0x80000384 /* RW-4R */
#define CR_PMCTL_SAMPLECNT_VAL                             31:0 /* RWIUF */
#define CR_PMCTL_SAMPLECNT_VAL_ZERO                  0x00000000 /* RWI-V */
#define CR_PMCTL_THRESHOLD_0                         0x80000388 /* RW-4R */
#define CR_PMCTL_THRESHOLD_0_VAL                           31:0 /* RWIUF */
#define CR_PMCTL_THRESHOLD_0_VAL_ZERO                0x00000000 /* RWI-V */
#define CR_PMCTL_THRESHOLD_1                         0x8000038C /* RW-4R */
#define CR_PMCTL_THRESHOLD_1_VAL                            7:0 /* RWIUF */
#define CR_PMCTL_THRESHOLD_1_VAL_ZERO                0x00000000 /* RWI-V */
#define CR_PMCTL_BIN_THRESHOLD(i)            (0x80000390+(i)*4) /* RW-4A */
#define CR_PMCTL_BIN_THRESHOLD__SIZE_1			      2 /*       */
#define CR_PMCTL_BIN_THRESHOLD_BIN0                         7:0 /* RWIUF */
#define CR_PMCTL_BIN_THRESHOLD_BIN0_ZERO             0x00000000 /* RWI-V */
#define CR_PMCTL_BIN_THRESHOLD_BIN1            	           15:8 /* RWIUF */
#define CR_PMCTL_BIN_THRESHOLD_BIN1_ZERO             0x00000000 /* RWI-V */
#define CR_PMCTL_BIN_THRESHOLD_BIN2                       23:16 /* RWIUF */
#define CR_PMCTL_BIN_THRESHOLD_BIN2_ZERO             0x00000000 /* RWI-V */
#define CR_PMCTL_BIN_THRESHOLD_BIN3                       31:24 /* RWIUF */
#define CR_PMCTL_BIN_THRESHOLD_BIN3_ZERO             0x00000000 /* RWI-V */
/* dev_cr_pmcntr.ref */
#define CR_PMCNTR                         0x800003FC:0x800003B0 /* RW--D */
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#define CR_PMCNTR_CONTROL_STATE                              1:0 /* R-IVF */
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#define CR_PMCNTR_CONTROL_STATE_WAIT_TRIG0            0x00000001 /* R---V */
#define CR_PMCNTR_CONTROL_STATE_WAIT_TRIG1            0x00000002 /* R---V */
#define CR_PMCNTR_CONTROL_STATE_CAPTURE               0x00000003 /* R---V */
#define CR_PMCNTR_WATCH(i)                   (0x800003B8+(i)*4) /* R--4A */
#define CR_PMCNTR_WATCH__SIZE_1				      2 /*       */
#define CR_PMCNTR_CYCLECNT_0                         0x800003C8 /* R--4R */
#define CR_PMCNTR_CYCLECNT_0_VAL                           31:0 /* R--UF */
#define CR_PMCNTR_CYCLECNT_1                         0x800003CC /* R--4R */
#define CR_PMCNTR_CYCLECNT_1_VAL                            7:0 /* R--UF */
#define CR_PMCNTR_EVENTCNT_0                         0x800003D0 /* R--4R */
#define CR_PMCNTR_EVENTCNT_0_VAL                           31:0 /* R--UF */
#define CR_PMCNTR_EVENTCNT_1                         0x800003D4 /* R--4R */
#define CR_PMCNTR_EVENTCNT_1_VAL                            7:0 /* R--UF */
#define CR_PMCNTR_THRESHCNT_0                        0x800003D8 /* R--4R */
#define CR_PMCNTR_THRESHCNT_0_VAL                          31:0 /* R--UF */
#define CR_PMCNTR_THRESHCNT_1                        0x800003DC /* R--4R */
#define CR_PMCNTR_THRESHCNT_1_VAL                           7:0 /* R--UF */
#define CR_PMCNTR_BIN(i)                     (0x800003E0+(i)*4) /* R--4A */
#define CR_PMCNTR_BIN__SIZE_1				      8 /*       */
#define CR_PMCNTR_BIN_COUNT		                   31:0 /* R-XUF */
#endif /* _CR_REF_H_ */

